【正文】 壓和R上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路給出一個(gè)差分運(yùn)放，如何相位補(bǔ)償，并畫(huà)補(bǔ)為高通濾波器，何為低通濾波器。（未知）1選擇電阻時(shí)要考慮什么？（東信筆試題）1在CMOS電路中，要有一個(gè)單管作為開(kāi)關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P管還是N管，為什么？（仕蘭微電子）給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。（仕蘭微電子）2畫(huà)電流偏置的產(chǎn)生電路，并解釋。（華為面試題）2晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期....) （華為面試題）2LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖。（未知）2求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未知）3一電源和一段傳輸線相連（長(zhǎng)度為L(zhǎng),傳輸時(shí)間為T(mén)），畫(huà)出終端處波形，考慮傳輸線無(wú)損耗。（未知）3微波電路的匹配電阻。（未知）3實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問(wèn)到)。（未知）數(shù)字電路同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。（未知）解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。（仕蘭微電子）什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連，而CMOS則是有在12V的有在5V的。TTL接CMOS需要在輸出端口加一上拉電阻接到5V或者12V。（飛利浦－大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。（南山之橋）1MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋）1給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。（華為）1給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tckq,還有 clock的delay,寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA 上海筆試試題）1一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing。（未知）2邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（威盛VIA 上海筆試試題）2化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（揚(yáng)智電子筆試）2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（Infineon筆試）畫(huà)出CMOS的圖，畫(huà)出towtoone mux gate。（飛利浦－大唐筆試）3畫(huà)出Y=A*B+C的cmos電路圖。（飛利浦－大唐筆試）3畫(huà)出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。（未知）3給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門(mén)實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）。（Infineon筆試）3為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）3用與非門(mén)等設(shè)計(jì)全加法器。（華為）4用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為…（仕蘭微電子）4A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0），用與非門(mén)實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。（揚(yáng)智電子筆試）4用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器。（威盛VIA 上海筆試試題）4畫(huà)出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。（未知）4D觸發(fā)器和D鎖存器的區(qū)別。（未知）50、LATCH和DFF的概念和區(qū)別。（南山之橋）5（華為）5實(shí)現(xiàn)N位Johnson Counter,N=5。（未知）6BLOCKING NONBLOCKING 賦值的區(qū)別。（仕蘭微電子）6用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知）6一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過(guò)這個(gè)狀態(tài)機(jī)畫(huà)的實(shí)在比較差，很容易誤解的）。（仕蘭微電子）70、畫(huà)狀態(tài)機(jī)，接受1，2，5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)。 （1）畫(huà)出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求。（未知）7畫(huà)出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。（南山之橋）a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。（未知）7sram，falsh memory，及dram的區(qū)別？（新太硬件面試）7給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁(yè)圖9－14b)，問(wèn)你有什么辦法提高refresh time，總共有5個(gè)問(wèn)題，記不起來(lái)了。動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(xiě)(DRAM)。過(guò)去認(rèn)為一個(gè)單片機(jī)產(chǎn)品的成熟是以投產(chǎn)掩膜型單片機(jī)為標(biāo)志的。它較之掩膜具有生產(chǎn)周期短、風(fēng)險(xiǎn)小的特點(diǎn)。未編程的OTP芯片可采用裸片Bonding技術(shù)或表面貼技術(shù)，先焊在印刷板上，然后通過(guò)單片機(jī)上引出的編程線、串行數(shù)據(jù)、時(shí)鐘線等對(duì)單片機(jī)編程。使OTP的裸片得以廣泛使用，降低了產(chǎn)品的成本。而一些生產(chǎn)廠商推出的單片機(jī)不再有掩膜型，全部為有ISP功能的OTP。（仕蘭微面試題目）一般來(lái)說(shuō)asic和fpga/cpld沒(méi)有關(guān)系！fpga是我們?cè)谛∨炕蛘邔?shí)驗(yàn)中采用的，生活中的電子器件上很少見(jiàn)到的。至于流程，應(yīng)該是前端、綜合、仿真、后端、檢查、加工、測(cè)試、封裝。（仕蘭微面試題目）通常可將FPGA/CPLD設(shè)計(jì)流程歸納為以下7個(gè)步驟，這與ASIC設(shè)計(jì)有相似之處。在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來(lái)開(kāi)始設(shè)計(jì)的。（功能仿真）。（ASCI設(shè)計(jì)中，這一步驟稱為第一次Signoff）PLD設(shè)計(jì)中，有時(shí)跳過(guò)這一步。設(shè)計(jì)輸入之后就有一個(gè)從高層次系統(tǒng)行為設(shè)計(jì)向門(mén)級(jí)邏輯電路設(shè)轉(zhuǎn)化翻譯過(guò)程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識(shí)別的某種數(shù)據(jù)格式(網(wǎng)表)。對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫(kù)映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。在PLD設(shè)計(jì)中，35步可以用PLD廠家提供的開(kāi)發(fā)軟件（如 Maxplus2）自動(dòng)一次完成。（ASCI設(shè)計(jì)中，這一步驟稱為第二次Sign—off）。布線和后仿真完成之后，就可以開(kāi)始ASCI或PLD芯片的投產(chǎn)IC設(shè)計(jì)前端到后端的流程和eda工具。Asic的design flow（設(shè)計(jì)流程）。（揚(yáng)智電子筆試）先介紹下IC開(kāi)發(fā)流程：1.）代碼輸入（design input)用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼語(yǔ)言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR圖形輸入: poser(cadence)。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。自動(dòng)布局布線需要哪些基本元素？（仕蘭微面試題目）Protel Protel99是基于Win95/Win NT/Win98/Win2000的純32位電路設(shè)計(jì)制版系統(tǒng)。1描述你對(duì)集成電路工藝的認(rèn)識(shí)。它在電路中用字母“IC”（也有用文字符號(hào)“N”等）表示。模擬集成電路用來(lái)產(chǎn)生、放大和處理各種模擬信號(hào)（指幅度隨時(shí)間邊疆變化的信號(hào)。例如VCD、DVD重放的音頻信號(hào)和視頻信號(hào)）。膜集成電路又