測(cè)控新技術(shù)課程報(bào)告_可編程邏輯器件技術(shù)(編輯修改稿)
2025-04-19 10:18 本頁面
【文章內(nèi)容簡(jiǎn)介】 ，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。兩者一起完成組合邏輯。圖右側(cè)是一個(gè)可編程D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時(shí)鐘，也可以使用內(nèi)部邏輯（乘積項(xiàng)陣列）產(chǎn)生的時(shí)鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直接輸給PIA或輸出到I/O腳。 乘積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理下面我們以一個(gè)簡(jiǎn)單的電路為例,具體說明PLD是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的，電路如下圖：圖3 邏輯電路假設(shè)組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我們以!D表示D的“非”)， PLD將以下面的方式來實(shí)現(xiàn)組合邏輯f:圖4 PLD實(shí)現(xiàn)的組合邏輯A、B、C、D由PLD芯片的管腳輸入后進(jìn)入可編程連線陣列（PIA），在內(nèi)部會(huì)產(chǎn)生A、A反、B、B反、C、C反、D、D反8個(gè)輸出。圖中每一個(gè)叉表示相連（可編程熔絲導(dǎo)通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。這樣組合邏輯就實(shí)現(xiàn)了。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端。可編程觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。圖4的電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè)宏單元就可以完成。但對(duì)于一個(gè)復(fù)雜的電路，一個(gè)宏單元是不能實(shí)現(xiàn)的，這時(shí)就需要通過并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個(gè)宏單元的輸入。這樣PLD就可以實(shí)現(xiàn)更復(fù)雜邏輯。第三章 基于查找表PLD/FPGA 結(jié)構(gòu)與原理 查找表（LookUpTable）的原理與結(jié)構(gòu)采用這種結(jié)構(gòu)的PLD芯片我們也可以稱之為FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（LookUpTable)簡(jiǎn)稱為LUT，LUT本質(zhì)上就是一個(gè)RAM。 目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。 當(dāng)用戶通過原理圖或HDL語言描述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。下面是一個(gè)4輸入與門的例子，實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式a,b,c,d 輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...01111111111圖5 與門電路 基于查找表（LUT）的FPGA的結(jié)構(gòu)我們看一看xilinx SpartanII的內(nèi)部結(jié)構(gòu)，如下圖：圖6 xilinx SpartanII的內(nèi)部結(jié)構(gòu)SpartanII主要包括CLBs，I/O塊，RAM塊和可編程連線（未表示出）。在spartanII中，一個(gè)CLB包括2個(gè)Slices,每個(gè)slices包括兩個(gè)LUT，兩個(gè)觸發(fā)器和相關(guān)邏輯。 Slices可以看成是SpartanII實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu) (xilinx其他系列，如SpartanXL,Virtex的結(jié)構(gòu)與此稍有不同，具體請(qǐng)參閱數(shù)據(jù)手冊(cè)）altera的FLEX/ACEX等芯片的結(jié)構(gòu)如下圖：圖7 altera FLEX/ACEX 芯片的內(nèi)部結(jié)構(gòu)圖8 邏輯單元（LE）內(nèi)部結(jié)構(gòu)FLEX/ACEX的結(jié)構(gòu)主要包括LAB，I/O塊，RAM塊（未表示出）和可編程行/列連線。在FLEX/ACEX中，一個(gè)LAB包括8個(gè)邏輯單元（LE）,每個(gè)LE包括一個(gè)LUT，一個(gè)觸發(fā)器和相關(guān)的相關(guān)邏輯。LE是FLEX/ACEX芯片實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)(altera其他系列，如APEX的結(jié)構(gòu)與此基本相同，具體請(qǐng)參閱數(shù)據(jù)手冊(cè))。 查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理我們還是以下面這個(gè)電路的為例：圖9 邏輯電路A、B、C、D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實(shí)現(xiàn)了。 該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實(shí)現(xiàn)。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時(shí)鐘專用通道，直接連接到觸發(fā)器的時(shí)鐘端。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了上圖所示電路的功能。（以上
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