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2025-03-14 18:57 本頁面
【文章內(nèi)容簡介】 驅(qū)動強度也分為不同的級別。一個門的驅(qū)動強度 級越高，則這個門的驅(qū)動能力就越大。 March 13, 2022 Digital Layout 21 Verilog 邏輯模擬器的 8級強度規(guī)則 強度值 強度級 驅(qū)動 Capacitor 電 容 High Impedance 高 阻 助記符 supply drive strong drive pull drive large capacitor weak drive medium capacitor small capacitor high impedance 7 6 5 4 3 2 1 0 supply strong pull large weak medium small high Z su st pu la we me sm Hiz March 13, 2022 Digital Layout 22 Verilog 邏輯模擬器中的強度圖 0 1 su0 st0 pu0 la0 we0 me0 sm0 Hiz0 Hiz1 sm1 me1 we1 la1 pu1 st1 su1 7 6 5 4 3 1 0 2 0 1 2 3 4 5 6 7 March 13, 2022 Digital Layout 23 單元庫中有不同尺寸的反相器。這些可供選擇的 反相器可分別稱為 1x、 2x或 4x 反相器，它們分別代 表了每一個反相器的驅(qū)動強度。 1x 反相器通常能驅(qū) 動 2個門， 2x 反相器通常能驅(qū)動 4個門，而 4x 反相器 通常能驅(qū)動 8個門。 . March 13, 2022 Digital Layout 24 單元庫中的強度級 March 13, 2022 Digital Layout 25 在編譯過程中，編譯器會檢查每一個網(wǎng)絡中的門 數(shù)，并相應地調(diào)整驅(qū)動每個網(wǎng)絡的門的尺寸。 如果一 個網(wǎng)絡太大 ，即使用最大驅(qū)動強度的器件仍然不能驅(qū) 動，則編譯器將會 把這個大網(wǎng)絡分成幾個比較容易驅(qū) 動的小網(wǎng)絡 。 March 13, 2022 Digital Layout 26 緩沖單元 Buffer Cells 如果編譯器將這個大網(wǎng)絡分成幾個比較容易驅(qū)動 的小網(wǎng)絡，它將 插入一些額外的門來驅(qū)動新建立的小 網(wǎng)絡 。這些額外的門并不是原有邏輯中的一部分，它 們稱為 緩沖單元 ，是 用來幫助驅(qū)動門和連線電容 的。 March 13, 2022 Digital Layout 27 緩沖單元本身沒有邏輯功能。 任何邏輯信號輸入 到緩沖單元 ， 輸出是相同的邏輯信號 。 1XDrive Noninverting Buffer March 13, 2022 Digital Layout 28 4XDrive Noninverting Buffer March 13, 2022 Digital Layout 29 時鐘分布 Clock Distribution 通常每個數(shù)字電路中的大多數(shù)模塊都是在電路中 一個全局時鐘信號的同步下工作的。這個 時鐘信號的 布線網(wǎng)絡 稱為 時鐘網(wǎng)絡 。 March 13, 2022 Digital Layout 30 根本上來說， 實現(xiàn)時鐘信號的目的 就是 要以最小 的延遲 將時鐘信號 分配到遍及一個大面積區(qū)域的所有 時序單元 。而這個工作通常稱為 時鐘分布 。 時鐘信號通常有大的電容負載，因此有很多不同 的方法來獲得最小延遲。 March 13, 2022 Digital Layout 31 單一時鐘信號 全局 時鐘通常直接源于 PAD或是內(nèi)部的 時鐘信號 產(chǎn)生模塊，出來的時鐘信號只用一根互連線。此時可 以有兩種方法進行時鐘分布： March 13, 2022 Digital Layout 32 ■ “樹根”法 ：信號線起始的部分盡可能的寬，隨著 時鐘信號供給到不同的模塊，信號線的寬度越來越 窄。這種方法通常是根據(jù)每一分支上的電流來確定來 確定電源線逐漸減小的比率。 ■ “阻抗”法 ：與“樹根”法很像，但信號線逐漸縮 小的比率是根據(jù)時鐘 PAD和指定模塊之間的計算電 阻值來確定的。 單一時鐘信號布線的基本方法 March 13, 2022 Digital Layout 33 單一時鐘信號的布線風格
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