[工學(xué)]chap1_cmos模擬集成電路設(shè)計(jì)概論(編輯修改稿)
2025-02-15 11:01 本頁面
【文章內(nèi)容簡(jiǎn)介】 仿真結(jié)果。 F. 現(xiàn)代集成電路制造的主流技術(shù)是為數(shù)字電路開發(fā)的，它不易被模擬電路設(shè)計(jì)所利用（如特征尺寸減小導(dǎo)致器件遷移率下降、溝道調(diào)制效應(yīng)增大；電源電壓的下降使以前的一些電路設(shè)計(jì)技術(shù)受到限制等），為了設(shè)計(jì)高性能的模擬電路，需 不停開發(fā)新的電路和結(jié)構(gòu) 。 模擬集成電路設(shè)計(jì)緒論Chap1 22 目錄 ? Why Analog ? ? 模擬設(shè)計(jì)的挑戰(zhàn) ? Why Integrated ? ? Why CMOS ? ? 模擬 IC設(shè)計(jì)（ vs. 數(shù)字 IC設(shè)計(jì)） ? 模擬 IC設(shè)計(jì)流程 ? 一般概念 ? 實(shí)例 模擬集成電路設(shè)計(jì)緒論Chap1 23 Why Integrated ? ?低成本 ?小體積 《 集成電路原理 》 模擬集成電路設(shè)計(jì)緒論Chap1 24 目錄 ? Why Analog ? ? 模擬設(shè)計(jì)的挑戰(zhàn) ? Why Integrated ? ? Why CMOS ? ? 模擬 IC設(shè)計(jì)（ vs. 數(shù)字 IC設(shè)計(jì)） ? 模擬 IC設(shè)計(jì)流程 ? 一般概念 ? 實(shí)例 模擬集成電路設(shè)計(jì)緒論Chap1 25 Why CMOS ? (1) ?硅工藝 模擬集成電路設(shè)計(jì)緒論Chap1 26 Why CMOS ? (2) ?低功耗 ?高集成 ?高密度（按比例縮?。? ?高兼容性（數(shù)字和模擬） ?低制造成本 ?Si材料 ?按比例縮小 ?速度 模擬集成電路設(shè)計(jì)緒論Chap1 27 Why CMOS ? (3) ?摩爾定律（ Moore law） 時(shí)間 1980 1983 1982 1989 1995 2022 2022 2022 L(μm ) 芯片復(fù)雜度每 18個(gè)月翻一番！ 32nm CPU, Intel 模擬集成電路設(shè)計(jì)緒論Chap1 28 CPU的晶體管數(shù) 模擬集成電路設(shè)計(jì)緒論Chap1 29 Why CMOS ? (4) CMOS已成為混合信號(hào)集成電路設(shè)計(jì)的主流工藝！ 模擬集成電路設(shè)計(jì)緒論Chap1 30 目錄 ? Why Analog ? ? 模擬設(shè)計(jì)的挑戰(zhàn) ? Why Integrated ? ? Why CMOS ? ? 模擬 IC設(shè)計(jì)（ vs. 數(shù)字 IC設(shè)計(jì)） ? 模擬 IC設(shè)計(jì)流程 ? 一般概念 ? 實(shí)例 模擬集成電路設(shè)計(jì)緒論Chap1 31 分析 vs. 設(shè)計(jì) ?分析： 從已知電路 ?特性，解唯一 ?設(shè)計(jì)： 從指標(biāo) ?電路，解不唯一 (創(chuàng)新性 ) 模擬集成電路設(shè)計(jì)緒論Chap1 32 模擬 IC設(shè)計(jì) 正確的解 功能或應(yīng)用 集成電路工藝 模擬集成電路設(shè)計(jì)緒論C
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