eda設計報告word版(編輯修改稿)
2025-02-14 21:07 本頁面
【文章內容簡介】 setmin、hour連接撥動開關；計數(shù)時鐘信號clk接1HZ/4HZ時鐘信號；speak與揚聲器驅動speaker相連；lamp與三個發(fā)光二極管相連；hour[5..0]、minute[6..0]、second[6..0]分別與七段LED數(shù)碼管相連。三、時、分、秒計數(shù)器電路原理時、分、秒計數(shù)器電路有相似的地方，用兩個74LS161組成一個二十四進制計數(shù)器，顯示0~23時。由分計數(shù)器送來的進位脈沖送入時個位計數(shù)器，計10小時清零并向時十位計數(shù)器送進位脈沖，當十位輸出為二，個位輸出為四時將整個電路清零并向下一級的星期顯示電路送進位脈沖。本電路也可理解為用兩個74LS161組成一個一百進制計數(shù)器顯示0~99，當計數(shù)到24是將整個電路清零。時、分、秒計數(shù)器都需要用譯碼電路和LED數(shù)碼管進行譯碼和顯示。時、分、秒計數(shù)器電路如圖所示。時、分、秒計數(shù)器電路 時、分、秒電路部分代碼library ieee。 use 。 use 。 entity second is port(clk:in std_logic。 reset:in std_logic。 setmin:in std_logic。 enmin:out std_logic。 daout:out std_logic_vector(6 downto 0))。 end entity second。 architecture art of second is signal count:std_logic_vector(6 downto 0)。 signal enmin_1,enmin_2:std_logic。begindaout=count。enmin_2=(setmin and clk)。enmin=(enmin_1 or enmin_2)。process(clk,reset,setmin)begin if(reset=39。039。)then count=0000000。enmin_1=39。039。elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001) then if(count1660)then if(count=101101)then enmin_1=39。139。count=0000000。 else count=count+7。 end if。 else count=0000000。end if。 elsif (count1660)then count=count+1。 enmin_1=39。039。 else
環(huán)評公示相關推薦
鄂ICP備17016276號-1