eda設(shè)計(jì)報(bào)告word版-wenkub
2023-02-02 21:07:35 本頁面
【正文】 實(shí)現(xiàn)的數(shù)字鐘到現(xiàn)在廣泛應(yīng)用的采用高集成度芯片實(shí)現(xiàn)的數(shù)字鐘。數(shù)字鐘正在向著功能強(qiáng)，體積小，重量輕等方向不斷發(fā)展，本設(shè)計(jì)主要介紹的是一個(gè)基于超高速硬件描述語言VHDL對(duì)數(shù)字鐘中顯示電路進(jìn)行編程實(shí)現(xiàn)。通過學(xué)習(xí)的VHDL語言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)，學(xué)習(xí)VHDL基本單元電路的綜合設(shè)計(jì)應(yīng)用。2）具有調(diào)節(jié)小時(shí)、分鐘及清零的功能。它的計(jì)時(shí)周期為24小時(shí)，顯示滿刻度為23時(shí)59分59秒，另外應(yīng)有校時(shí)功能和一些顯示星期、報(bào)時(shí)、停電查看時(shí)間等附加功能。將標(biāo)準(zhǔn)秒信號(hào)送入“秒計(jì)數(shù)器”，“秒計(jì)數(shù)器”采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60秒發(fā)出一個(gè)“分脈沖”信號(hào)，該信號(hào)將作為“分計(jì)數(shù)器”的時(shí)鐘脈沖。工作原理圖如圖所示。2）底層文件名稱： 秒計(jì)時(shí)器（second）是由一個(gè)60進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清0、置數(shù)和計(jì)數(shù)功能。 時(shí)計(jì)時(shí)器（hour）是由一個(gè)24進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清0、置數(shù)和計(jì)數(shù)功能。3） 實(shí)驗(yàn)連線：reset、setmin、hour連接撥動(dòng)開關(guān)；計(jì)數(shù)時(shí)鐘信號(hào)clk接1HZ/4HZ時(shí)鐘信號(hào)；speak與揚(yáng)聲器驅(qū)動(dòng)speaker相連；lamp與三個(gè)發(fā)光二極管相連；hour[5..0]、minute[6..0]、second[6..0]分別與七段LED數(shù)碼管相連。時(shí)、分、秒計(jì)數(shù)器都需要用譯碼電路和LED數(shù)碼管進(jìn)行譯碼和顯示。 use 。 enmin:out std_logic。 signal enmin_1,enmin_2:std_logic。process(clk,reset,setmin)begin if(reset=39。039。)then if(count(3 downto 0)=1001) then if(count1660)then if(count=101101)then enmin_1=39。 end if。 enmin_1=39。039。end art。整點(diǎn)報(bào)時(shí)報(bào)警模塊（文件名：） 1）VHDL語言描述程序見附錄2）整點(diǎn)報(bào)時(shí)模塊仿真波形圖3）波形分析由圖知對(duì)于整點(diǎn)報(bào)時(shí)模塊，當(dāng)分鐘計(jì)數(shù)至59時(shí)來一個(gè)時(shí)鐘脈沖則產(chǎn)生一個(gè)進(jìn)位信號(hào)，分鐘計(jì)數(shù)到00，此時(shí)產(chǎn)生報(bào)警信號(hào)持續(xù)一分鐘。六、實(shí)驗(yàn)總結(jié) 由上可知，該數(shù)字鐘系統(tǒng)實(shí)現(xiàn)了計(jì)時(shí)、時(shí)間重置、整點(diǎn)報(bào)時(shí)的功能。通過仿真和硬件測試，讓我認(rèn)識(shí)到調(diào)試和硬件測試手段的多樣化，對(duì)于同一功能的電路可以采用多種模式進(jìn)行硬件測試，但要選擇一個(gè)最佳方案，從而進(jìn)行信號(hào)引腳的鎖定并與相應(yīng)功能塊的硬件電路接口相連。七、參考文獻(xiàn)目錄1.《EDA技術(shù)基礎(chǔ)》 主編 趙明富 李季軍 北京大學(xué)出版社2.《可編程器件EDA技術(shù)與實(shí)踐》 主編 沈明山 李國洪 機(jī)械工業(yè)出版社3.《EDA工程實(shí)踐技術(shù)》 主編 付家才,郭殿林 化學(xué)工業(yè)出版社 17。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會(huì)到了其
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