芯片功耗與摩爾定律的終結(jié)(編輯修改稿)
2024-11-22 11:08 本頁面
【文章內(nèi)容簡介】 20%30%40%50% 1 T ech n o l o g y ( ? )Leakage Power(% of Total)M u s t s t o pa t 5 0 %A. Grove, IEDM 2020 11/23/2020 EDA Lab., Tsinghua University 12 CMOS電路功耗的優(yōu)化方法 ? 由于功耗已影響到 CMOS電路設(shè)計方法學(xué)，所以功耗在電路設(shè)計的各個階段都必須得到優(yōu)化。從程序匯編到電路綜合，再到邏輯級與版圖級都是如此。我的研究集中在低層功耗優(yōu)化，所以從以下兩個方面進行闡述。 ? 動態(tài)功耗優(yōu)化： A、時鐘屏蔽技術(shù)； B、測試功耗優(yōu)化； C、競爭冒險消除； D、多輸入邏輯門的低功耗展開； D、分區(qū)供電。 ? 靜態(tài)功耗優(yōu)化： A、多閾值多電壓布放； B、虛擬供電網(wǎng)絡(luò)； C、最小漏電流輸入向量； D、浮動襯底電壓； E、絕緣襯底（ SOI）。 11/23/2020 EDA Lab., Tsinghua University 13 報告內(nèi)容 ?計算機科學(xué)發(fā)展與摩爾定律 ?集成電路功耗的組成與提高趨勢 ?高功耗對集成電路性能與可靠性的影響 ?供電系統(tǒng)（ P/G） ?封裝與散熱裝置 ?可靠性 ?芯片功耗與摩爾定律的終結(jié) ?與芯片功耗相關(guān)的研究熱點 11/23/2020 EDA Lab., Tsinghua University 14 高功耗對供電網(wǎng)絡(luò) (P/G)的影響 ? 以 Intel公司下一代采用 90nm工藝的 Prescott為例，它的 Die面積為 112mm2,共集成 ，功耗為102W，供電電流為 91A，供電電壓為 ，工作頻率為 3GHz以上（網(wǎng)上材料匯總）。 ? 在 *1010S的工作周期內(nèi) ,吸 91A 電流，則充電速度最小為 *1011A/S，要求 P/G網(wǎng)必須占有足夠大的布線面積。 ? 為 ， P/G網(wǎng)必然非常復(fù)雜，必須使用頂兩層粗網(wǎng)與低兩層細網(wǎng)，共占用 4層布線資源。 ? 3GHz工作頻率要求，在 P/G網(wǎng)分析中，必須采用復(fù)雜的RLC等效電路模型。 11/23/2020 EDA Lab., Tsinghua University 15 P/G網(wǎng)的拓撲形式級等效模型 11/2
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號-1