fpga設(shè)計(jì)原則以及代碼規(guī)范(編輯修改稿)
2025-02-08 18:12 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 列，這樣在后期仿真驗(yàn)證找錯(cuò)時(shí)后方便很多。如： 信號(hào)命名要規(guī)范化。 module a( clk, rst_n, wren, rden, avalon_din, sdi, data_ready, avalon_dout )。 盡量少用立即數(shù)，多用常量。使用常量有以下優(yōu)點(diǎn)：（ 1）常量對(duì)于一個(gè)設(shè)計(jì)具有更多的靈活性；（ 2）常量值只需要在一個(gè)地方修改。 方法： 對(duì)于 Verilog程序，把常數(shù)和參數(shù)定義在一個(gè)或多個(gè)小文件中，例如文件 ，然后在需要調(diào)用這些參數(shù)的模塊中插入“ `include “語(yǔ)句即可。 常量 /參數(shù)化設(shè)計(jì) 時(shí)鐘和 RESET信號(hào)設(shè)計(jì)指南 避免在模塊內(nèi)部產(chǎn)生 RESET信號(hào)：（ 1）如果可能，盡量避免在模塊內(nèi)部產(chǎn)生 RESET信號(hào)，或者避免用其它條件邏輯產(chǎn)生 RESET信號(hào)；（ 2）如果確實(shí)需要條件 RESET信號(hào)，那么可以創(chuàng)建一個(gè)獨(dú)立的 RESET信號(hào)，再創(chuàng)建一個(gè)獨(dú)立的條件 RESET產(chǎn)生邏輯模塊。 DFF1: always@(posedge clk_125m) begin if(!rst_n) q=1’b0。 else q=d。 end DFF2: always@(negedge clk_125m) begin if(!rst_n) q=1’b0。 else q=d。 end 例如 避免使用混合時(shí)鐘沿 （ 1）在你的設(shè)計(jì)中，要避免同時(shí)使用上升沿觸發(fā)和下降沿觸發(fā)這兩種觸發(fā)方式的寄存器。 （ 2）如果在你的設(shè)計(jì)中必須同時(shí)使用大量的上升沿和下降沿出發(fā)的觸發(fā)器，那么應(yīng)該把他們放在不同的模塊中。 在多時(shí)鐘域的設(shè)計(jì)中涉及到跨時(shí)鐘域的設(shè)計(jì)中最好有專門一個(gè)模塊做時(shí)鐘域的隔離。這樣做可以讓綜合器綜合出更優(yōu)的結(jié)果。 這里的一個(gè)模塊是指一個(gè) module。 一個(gè)模塊盡量只用一個(gè)時(shí)鐘 避免在模塊內(nèi)部產(chǎn)生時(shí)鐘 避免使用內(nèi)部產(chǎn)生時(shí)鐘的方法，例如采用計(jì)數(shù)器分頻出來(lái)的脈沖直接拿去當(dāng)作時(shí)鐘使用，是不允許的，這種時(shí)鐘對(duì)設(shè)計(jì)的可靠性極為不利 . 邏輯分頻時(shí)鐘： always@(posedge clk_125m) begin if(!rst_n) clk_div_62m5=139。b0。 else clk_div_62m5=!clk_div_62m5。 end always@(posedge clk_div_62m5) begin if(!rst_n) d
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