【文章內(nèi)容簡介】 CLK) CLK的數(shù)據(jù)類型必須是STD_LOGIC ，必須打開 STD_LOGIC_1164程序包 THEN Q1 = D 。 END IF。 Q = Q1 。 －－賦值語句可以放在進程外，作為并行賦值語句 END PROCESS 。 END 。 【 例 412】 ... PROCESS BEGIN wait until CLK = 39。139。 。 利用 wait語句 Q = D 。 END PROCESS。 【 例 413】 ... PROCESS (CLK) BEGIN IF CLK = 39。139。 THEN Q = D 。 利用進程的啟動特性產(chǎn)生對 CLK的邊沿檢測 END IF。 END PROCESS 。 【 例 414】 ... PROCESS (CLK， D) BEGIN IF CLK = 39。139。 電平觸發(fā)型寄存器 THEN Q = D 。 END IF。 END PROCESS 。 圖 47 邊沿型觸發(fā)器時序波形 圖 48 電平觸發(fā)型寄存器的時序波形 返回 ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC。 BEGIN PRO1: PROCESS (CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN Q1 = NOT (Q2 OR A)。 END IF。 END PROCESS 。 PRO2:PROCESS (Q1) BEGIN IF Q139。EVENT AND Q1=39。139。 THEN Q2 = D。 END IF。 = Q2 。 END PROCESS 。 異步時序電路設(shè)計 【 例 415】 圖 49 例 415綜合的電路 返回 進程編號 PRO1和 PRO2只是標(biāo)注符號，不參加綜合。顯然，盡管兩個進程是并行語句，但被執(zhí)行時刻并非同時，根據(jù)敏感信號的設(shè)置，進程 PRO1總是先于 PRO2被啟動。 圖 410半加器 h_adder電路圖 圖 411 全加器 f_adder電路圖 1位二進制全加器的 VHDL設(shè)計 1位二進制全加器的設(shè)計 內(nèi)部端口 外部端口 端口連線 半加器 或門 1位二進制半加器的邏輯功能 a b s o c o0 0 0 00 0001111110 1邏輯表達式： bacobaso???? 半加器描述 例 416 LIBRARY IEEE。 USE 。 ENTITY h_adder IS PORT (a， b : IN STD_LOGIC。 co, so : OUT STD_LOGIC)。 END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder IS BEGIN so =NOT (a XOR (NOT b))。 co = a AND b。 END ARCHITECTURE fh1。 1位二進制半加器描述（ 1） 1位二進制半加器描述（ 2） 【 例 417】 LIBRARY IEEE。 半加器描述 (2) USE 。 ENTITY h_adder IS PORT (a, b : IN STD_LOGIC。 co, so : OUT STD_LOGIC)。 END ENTITY h_adder。 ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) 。 BEGIN abc = a amp。 b 。 amp。是合并符號 PROCESS(abc) BEGIN CASE abc IS WHEN 00 = so=39。039。 co=39。039。 。 WHEN 01 = so=39。139。 co=39。039。 。 WHEN 10 = so=39。139。 co=39。039。 。 WHEN 11 = so=39。039。 co=39。139。 。 WHEN OTHERS = NULL 。 END CASE。 END PROCESS。 END ARCHITECTURE fh1 。 1位二進制半加器描述（ 3） SIGNAL abc,cso : STD_LOGIC_VECTOR(1 DOWNTO 0 )。 BEGIN abc = a amp。 b 。 co = cso(1) 。 so = cso(0) 。 PROCESS(abc) BEGIN CASE abc IS WHEN 00 = cso=00 。 WHEN 01 = cso=01 。 WHEN 10 = cso=01 。 WHEN 11 = cso=10 。 END CASE。 END PROCESS。 END ARCHITECTURE fh1。 或門的 VHDL設(shè)計 【 例 418】 LIBRARY IEEE 。 或門邏輯描述 USE 。 ENTITY or2a IS PORT (a, b :IN STD_LOGIC。 c : OUT STD_LOGIC )。 END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b 。 END ARCHITECTURE one。 【 例 423】 LIBRARY IEEE。 1位二進制全加器頂層設(shè)計描述 USE 。 ENTITY f_adder IS PORT (ain， bin， cin : IN STD_LOGIC。 cout， sum : OUT STD_LOGIC )。 END ENTITY f_adder。 ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a， b : IN STD_LOGIC。 co， so : OUT STD_LOGIC)。 END COMPONENT ； COMPONENT or2a PORT (a， b : IN STD_LOGIC。 c : OUT STD_LOGIC)。 END COMPONENT； SIGNAL d， e， f : STD_LOGIC。 BEGIN u1 : h_adder PORT MAP (a=ain， b=bin，co=d， so=e)。 u2 : h_adder PORT MAP (a=e， b=cin， co=f， so=sum)。 u3 : or2a PORT MAP