[理學(xué)]eda技術(shù)_項目3_數(shù)據(jù)選擇器電路設(shè)計(編輯修改稿)
2024-11-12 20:23 本頁面
【文章內(nèi)容簡介】 ntity_name 。 ( 10761993 version) 26 （ 1）類屬說明 類屬說明： 確定實體或組件中定義的局部常數(shù)。模 塊化設(shè)計時多用于不同層次模塊之間信息的 傳遞。可從外部改變內(nèi)部電路結(jié)構(gòu)和規(guī)模。 類屬說明必須放在端口說明之前。 Generic ( 常數(shù)名稱：類型 [： = 缺省值 ] {常數(shù)名稱：類型 [： = 缺省值 ]} )； 27 類屬常用于定義： 實體端口的大小、 設(shè)計實體的物理特性、 總線寬度、 元件例化的數(shù)量等。 例： entity mck is generic(width: integer:=16)。 port(add_bus:out std_logic_vector (width1 downto 0))。 … 28 例： 2輸入與門的實體描述 entity and2 is generic(risewidth: time:= 1 ns。 fallwidth: time:= 1 ns)。 port(a1: in std_logic。 a0: in std_logic。 z0: out std_loigc)。 end entity and2。 注：數(shù)據(jù)類型 time 用于仿真模塊的設(shè)計。 綜合器僅支持數(shù)據(jù)類型為整數(shù)的類屬值。 29 其中，端口模式： in: 輸入型，此端口為只讀型。 out: 輸出型，只能在實體內(nèi)部對其賦值。 inout:輸入輸出型，既可讀也可賦值。 buffer: 緩沖型，與 out 相似，但可讀。 Port （ 端口名稱 {，端口名稱 }：端口模式 數(shù)據(jù)類型； … 端口名稱 {，端口名稱 }：端口模式 數(shù)據(jù)類型 ）； （ 2）端口聲明 端口聲明：確定輸入、輸出端口的數(shù)目和類型。 30 out 和 buffer 的區(qū)別： inout 和 buffer 的區(qū)別： 31 ? INOUT為輸入輸出雙向端口，即從端口內(nèi)部看，可以對端口進行賦值，即輸出數(shù)據(jù)。也可以從此端口讀入數(shù)據(jù)，即輸入。 BUFFER為緩沖端口，功能與 INOUT類似，區(qū)別在于當(dāng)需要讀入數(shù)據(jù)時，只允許內(nèi)部回讀內(nèi)部產(chǎn)生的輸出信號，即反饋。舉個例子，設(shè)計一個計數(shù)器的時候可以將輸出的計數(shù)信號定義為 BUFFER，這樣回讀輸出信號可以做下一計數(shù)值的初始值； ? buffer顧名思義就是緩存，它是作為輸出使用的，因為在模塊內(nèi)，是不可以將輸出賦值給其他信號的，例如定義 b: out std_logic。我們現(xiàn)在要將 b賦值給信號 a，就會出錯，但是如果 b的類型為 buffer就可以執(zhí)行操作； 32 指端口上流動的數(shù)據(jù)的表達格式。為預(yù)先定 義好的數(shù)據(jù)類型。 常用的數(shù)據(jù)類型有： bit、 bit_vector、 integer、 std_logic、 std_logic_vector 等。 例： entity nand2 is entity m81 is port ( port( a,b:in bit。 a:in bit_vector(7 downto 0)。 z: out bit sel:in bit_vector(2 downto 0)。 ) 。 b:out bit)。 end entity nand2。 end entity m81。 （ 3）數(shù)據(jù)類型： 33 VHDL是一種強數(shù)據(jù)類型語言。 要求設(shè)計實體中的每一個常數(shù)、信號、變量、 函數(shù)以及設(shè)定的各種參量都必須具有確定的數(shù)據(jù)類 型，并且相同數(shù)據(jù)類型的量才能互相傳遞和作用。 34 又分為： ? 預(yù)定義數(shù)據(jù)類型、 ? 用戶自定義數(shù)據(jù)類型 （ 1） VHDL的預(yù)定義數(shù)據(jù)類型 1）布爾量（ boolean） 布爾量具有兩種狀態(tài)： false 和 true 常用于邏輯函數(shù)，如相等（ =）、比較（ ） 等中作邏輯比較。 如， bit 值轉(zhuǎn)化成 boolean 值： boolean_var
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