【文章內(nèi)容簡(jiǎn)介】 計(jì)唯一實(shí)例化。當(dāng)設(shè)計(jì)中有某個(gè)子模塊被多次調(diào)用時(shí)就需要進(jìn)行實(shí)例唯一化，實(shí)例唯一化就是將同一個(gè)子模塊的多個(gè)實(shí)例生成為多個(gè)不同的子設(shè)計(jì)的過(guò)程。之所以要進(jìn)行實(shí)例唯一化是因?yàn)?DC 在邏輯綜合時(shí)可能使用不同的電路形式來(lái)實(shí)現(xiàn)同一個(gè)子模塊的不同實(shí)例，從而這些實(shí)例在 DC 看來(lái)是不同的設(shè)計(jì)（盡管其調(diào)用的子模塊代碼和功能完全相同） 設(shè)計(jì)約束 約束一般包含了一個(gè)設(shè)計(jì)必須滿足的條件，通常在對(duì)設(shè)計(jì)加約束時(shí)需要反復(fù)的操作。約束包括對(duì)時(shí)序、操作條件的約束。 通過(guò)在優(yōu)化前設(shè)置好優(yōu)化目標(biāo)（也稱為限制條 件）來(lái)引導(dǎo) DC 最好的執(zhí)行一個(gè)設(shè)計(jì)，它包括很多特征參數(shù)，如面積、時(shí)序、功耗等。 DC 在優(yōu)化的過(guò)程中檢查限制參數(shù)，并試圖把設(shè)計(jì)綜合到工藝庫(kù)的同時(shí)滿足限制參數(shù)。工藝庫(kù)包含重要的面積、時(shí)序和功耗的規(guī)范要求， DC 根據(jù)這些限制條件去建立相應(yīng)的復(fù)雜的模型并詳細(xì)計(jì)算。為了得到精確的結(jié)果，定義越符合實(shí)際情況的限制條件越好。 create_clock [get_ports clk] period waveform [list 0 10] name clk：建立時(shí)鐘周期在clk 的端口上面，時(shí)鐘周期為 20ns 的脈沖。 上升沿為 0ns，下降沿為 10ns。使用 create_clock定義時(shí)鐘， DC 認(rèn)為它們是同步的。 set_dont_touch_work {clk}：用于時(shí)鐘網(wǎng)絡(luò)和復(fù)位。命令告訴 DC 即使寄存器的負(fù)載非常大也不要對(duì)時(shí)鐘網(wǎng)使用驅(qū)動(dòng)和緩沖，留待版圖設(shè)計(jì)時(shí)進(jìn)行時(shí)鐘樹(shù)插入。 set_clock_latency [get_clocks clk]從時(shí)鐘樹(shù)到具體寄存器的時(shí)鐘輸入端會(huì)產(chǎn)生一定的延遲，設(shè)定這個(gè)值為 。（主要用于布圖前的綜合和時(shí)序分析 ） set_clock_latency max [get_clocks clk]：設(shè)置時(shí)鐘源到觸發(fā)器的最大延時(shí)是 . set_clock_uncertainty [get_clocks clk]在同步設(shè)計(jì)中因?yàn)榭傆梢粋€(gè)源時(shí)鐘產(chǎn)生時(shí)鐘，通過(guò)時(shí)鐘樹(shù)到達(dá)具體寄存器的時(shí)鐘輸入端，時(shí)鐘信號(hào)經(jīng)過(guò)時(shí)鐘樹(shù)的分支到各個(gè)寄存器不可避免會(huì)產(chǎn)生相位偏移（ skew），這種偏移叫做 uncertainty，明確了這個(gè)值則在時(shí)鐘的uncertainty 時(shí)間區(qū)間內(nèi)，時(shí)鐘是有可能到達(dá)的。（指同一時(shí)鐘源到達(dá)各個(gè)不同的寄存器時(shí)鐘端的時(shí)間差別） set_clock_transition [get_clocks clk] transition 描述寄存器時(shí)鐘引腳處信號(hào)的上升和下降時(shí)間，在寄存器內(nèi)部從時(shí)鐘端到輸出端總有一個(gè)延遲，我們用此命令來(lái)指定這個(gè)延遲，以便于 DC 進(jìn)行優(yōu)化時(shí)進(jìn)行選擇。 set_max_fanout 20 [get_designs aes_cipher_top]最大扇出是 20ns(是設(shè)計(jì)環(huán)境 ) AES 加密芯片 DFT 設(shè)計(jì) 9 輸入延時(shí)： set_input_delay 用來(lái)對(duì)寄存器路徑的輸入進(jìn)行約束 ,該命令設(shè)置了信號(hào)到達(dá)當(dāng)前設(shè)計(jì)輸入端口所用的時(shí)間，也就是信號(hào)從由 DFF0 觸發(fā)到輸入端口所用的時(shí)間， 輸出延時(shí)： set_output_delay 用來(lái)設(shè)置信號(hào)到達(dá)外部寄存器所用的時(shí)間。該命令設(shè)置了信號(hào)從輸出端口到達(dá)外部寄存器 DFF3 所用的時(shí)間 set_input_delay max 2 clock clk [all_inputs]：建立時(shí)鐘輸入端 clk 最大延時(shí)是 2ns 。 set_output_delay max 2 clock clk [all_outputs]：所有端口指定 2ns 的最大輸出延時(shí)約束。 set auto_wire_load_selection false：自動(dòng)配置線載模型關(guān)閉。 set_wire_load_model name 8000（綜合出來(lái)的電路必須要驅(qū)動(dòng)下一級(jí)電路）選擇名字叫 8000 的線載模型。 set_operating_condition max cb13fs120_tsmc_max：描述設(shè)計(jì)工藝、電壓、溫度條件。通過(guò)改變工作條件命令的值，可覆蓋工藝偏差的整個(gè)范圍。使用 max 選項(xiàng)進(jìn)行優(yōu)化 (是設(shè)計(jì)環(huán)境 )。 set_max_area 0：可以使 DC 進(jìn)行最大程度的面積優(yōu)化，但不影響時(shí)序性能，因?yàn)闀r(shí)序約束優(yōu)先，只是綜合時(shí)間較長(zhǎng)，在實(shí)際中為了更好的綜合，設(shè)置為 0 表示盡量 面積往小的形成。 pile –scan：命令直接將設(shè)計(jì)編譯到掃描觸發(fā)器而不將他們連成一個(gè)掃描鏈，也就是說(shuō)不進(jìn)行掃描插入。設(shè)計(jì)直接映射到掃描觸發(fā)器而不是通常的觸發(fā)器。（這一步設(shè)計(jì)是功能性正確的，但還不能掃描） 圖 33 實(shí)驗(yàn)得到的 slack 值 綜合結(jié)果分析 check_timing：在編譯后檢測(cè)設(shè)計(jì)是否存在違反可測(cè)試性設(shè)計(jì)的有關(guān)規(guī)定 report_constraint all_violators：報(bào)告所有出現(xiàn)的錯(cuò)誤，本次設(shè)計(jì)中，理論上不會(huì)有任何違反約束情況，只有在設(shè)置約束面積時(shí)， 由于要理想情況故只有面積的違反。 福州大學(xué) 至誠(chéng) 學(xué)院 本科生畢業(yè)設(shè)計(jì) (論文 ) 10 圖 34 了解次關(guān)鍵路徑的情況 report_timing 路徑時(shí)序報(bào)告命令，這里主要顯示以下包含四部分內(nèi)容： 路徑信息。 路徑延時(shí)。 時(shí)序要求和全路徑。 缺省情況只報(bào)告最大時(shí)序 下面做詳細(xì)介紹 數(shù)據(jù)到達(dá)時(shí)間（ data_arriral_time， AT）：就是數(shù)據(jù)到達(dá)下一級(jí)寄存器時(shí)相對(duì)于上一個(gè)時(shí)鐘來(lái)說(shuō)用了多少時(shí)間。它的計(jì)算方式是時(shí)鐘從時(shí)鐘源發(fā)起作為參照經(jīng)過(guò)一定的延遲到達(dá)寄存器的時(shí)鐘端，此時(shí)作為數(shù)據(jù)發(fā)送的參照，經(jīng)過(guò)組合邏輯的若干延遲到達(dá)下一級(jí)寄 存器的輸入端，整個(gè)過(guò)程的總延遲時(shí)間即為數(shù)據(jù)到達(dá)時(shí)間。 數(shù)據(jù)需求時(shí)間（ data_required_time， RT）：就是理論上數(shù)據(jù)在這個(gè)時(shí)間到達(dá)寄存器恰好可以正常工作的時(shí)間值 時(shí)間裕度（ slack）：就是數(shù)據(jù)到達(dá)時(shí)間在滿足數(shù)據(jù)需求時(shí)間后寬裕下來(lái)的量值。簡(jiǎn)稱時(shí)序余量 slack=RTAT。時(shí)序余量只需滿足正值就說(shuō)明綜合成功。 綜合結(jié)果輸出 change_name rules verilog hierarchy：改變命名規(guī)則，使得輸出網(wǎng)表符合 verilog 語(yǔ)法規(guī)則。 remove_attribute [get_designs hier {*}] dont_touch：移除未連接的端口，避免不必要 warning。 生成所需要的各種文件： write hier f ddc out /root/DC_project/aes_core/mapped/：將所有的指令保存到 .ddc 文件中，以便做 DFT 設(shè)計(jì)時(shí)可以直接調(diào)用，不用重復(fù)綜合 write format verilog hierarchy outp/home/fzu/sha_core//mapped/ PT 軟件做時(shí)序靜態(tài)分析時(shí)的約束文件 write format verilog hierarchy output /root/DC_project/aes_core/mapped/：插入掃描鏈之后生成的網(wǎng)表； .v 文件就是將已經(jīng) pile scan 后的源代碼以設(shè)計(jì)庫(kù)中的寄存器為原型生成的新的代碼，其后需要 formality 軟件對(duì)其 與源代碼進(jìn)行比較以說(shuō)明綜合后的代碼是正確的與原設(shè)計(jì)功能相同，形式表達(dá)不同 write_sdc version /root/DC_project/aes_core/mapped/：生成約束文件，在AES 加密芯片 DFT 設(shè)計(jì) 11 ASTRO 中用到，含有時(shí)序約束，面積約束，環(huán)境約束。 .sdc 文件：支持第三方工具的設(shè)計(jì)約束文件，設(shè)計(jì)約束中的參數(shù)被展開(kāi)，在后面做布局布線時(shí)將會(huì)被使用到。 檢查綜合后網(wǎng)標(biāo)的正確性 通過(guò) report_timing 來(lái)檢查，報(bào)告 slack 英文本身的意思是 松弛 ，若 Hold Slack 為 正，表示 Data Arrival Time 在 Data Required Time 之 后 ，所以一定 滿足 Hold Time，反之若 Hold Slack 為負(fù) ， 則 表示 Data Required Time 在 Data Arrival Time 之 后 ，所以一定 無(wú)法滿足 Hold Time。 簡(jiǎn)單的理解就是 slack 值是 clk 的時(shí)間減去存儲(chǔ)單元之間的組合電路的時(shí)間。 若 setup time/hold time slack 為 正值，表示目前 滿足 setup time/hold time 需求， 并且還有多余 的 時(shí)間 ，電路能正常工作； 若 slack 為負(fù)值 ，表 示目前 已經(jīng) 不 滿足 setup time/hold time 的需求， 并且不足多少 時(shí)間，延時(shí)太長(zhǎng)，不符合條件。 綜合的益處 邏輯綜合是用來(lái)決定設(shè)計(jì)電路邏輯門的相互連接，是將無(wú)時(shí)序信息的 RTL 代碼綜合成含有時(shí)序信息的門級(jí)網(wǎng)表，綜合的輸入的有 RTL 描述、工藝庫(kù)和設(shè)計(jì)約束，而綜合的輸出是門級(jí)網(wǎng)表和信息 (時(shí)序、面積、功耗估計(jì) )，綜合之后能提高工作效率、代碼可復(fù)用性 (通過(guò)使用參數(shù)化代碼、重新定位新庫(kù)、構(gòu)建好的邏輯塊等手段 )、可驗(yàn)證性、可更加抽象等。 福州大學(xué) 至誠(chéng) 學(xué)院 本科生畢業(yè)設(shè)計(jì) (論文 ) 12 第 4 章 集成電路可測(cè)型設(shè)計(jì) DFT 概 述 可測(cè)性設(shè)計(jì)的基本概念 可測(cè)試性的概念最早來(lái)源于航空電子領(lǐng)域，目的是改善被測(cè)試對(duì)象的設(shè)計(jì)使其更便于測(cè)試。隨著集成芯片功能的增強(qiáng)和集成規(guī)模的不斷擴(kuò)大，芯片的測(cè)試變得越來(lái)越困難。為此，要改善被測(cè)試對(duì)象的設(shè)計(jì)使其更便于測(cè)試，即提高被測(cè)對(duì)象的可測(cè)試性?？蓽y(cè)試性的思想理念最早由 等人于 1976 年提出 [6]。 可測(cè)試性大綱將可測(cè)試性 DFT(Design for Testability)定義為：在集成電路的設(shè)計(jì)過(guò)程中，通過(guò)增加邏輯、替換元件以及增加引腳等方法，解決芯片的快速、有效和自動(dòng)測(cè)試問(wèn)題 [7]。 Design for testability 國(guó)內(nèi)大部分文獻(xiàn)譯為可測(cè)性設(shè)計(jì)，但實(shí)際上指的是電路的易測(cè)性設(shè)計(jì)，因此，可測(cè)性量度測(cè)試難易的概念，包括 2 方面含義：一是能通過(guò)外部控制激活產(chǎn)品狀態(tài)（通常為故障狀態(tài) ） 的特性，即可控性；二是能通過(guò)控制將激活的故障狀態(tài)傳送到可觀測(cè)端口的特性，即可觀測(cè)性。可測(cè)性是可控性和可觀測(cè)性難易程度的綜合表征，一般取值在 [0,1]之間 [8]。 可測(cè)試性技術(shù)的最終目標(biāo)是提高產(chǎn)品質(zhì)量和可靠性，降低產(chǎn)品 “ 全壽命周期成本 ” [9]。在設(shè)計(jì)階段對(duì)設(shè)計(jì)原型虛擬測(cè)試，驗(yàn)證設(shè)計(jì)方案，排除可能的設(shè)計(jì)缺陷； 在生產(chǎn)階段進(jìn)行全面測(cè)試，排除潛在故障，提高質(zhì)量和可靠性；另外，可測(cè)試性技術(shù)可縮短產(chǎn)品研制、試驗(yàn)和評(píng)價(jià)的周期，降低研制費(fèi)用，提高可用性指標(biāo)，減少維護(hù)和保障等費(fèi)用，從而降低產(chǎn)品的 “ 全壽命周期成本 ” [10] DFT 設(shè)計(jì)流程如圖 41 所示 圖 41 DFT 設(shè)計(jì)流程 AES 加密芯片 DFT 設(shè)計(jì) 13 可測(cè)性設(shè)計(jì)的分類 可測(cè)性設(shè)計(jì) 有三類： Ad hoc 測(cè)試、基于掃描的方法、 BIST 內(nèi)建自測(cè)試 [11]。 （ 1） Ad hoc 測(cè)試：即專項(xiàng)測(cè)試，按功能基本要求設(shè)計(jì)電路，采取一些比較簡(jiǎn)單易行的措施，使他們的可測(cè)性得到提高； （ 2） SCAN 掃描測(cè)試： Full Scan、 Boundary Scan 和 Partial Scan ； 如圖 42 所示 。 如圖 42 所示 圖 42 掃描測(cè)試圖 （ 3）內(nèi)建自測(cè)試 BIST：是指利用設(shè)備內(nèi)部具有自檢能力的硬件和軟件來(lái)完成對(duì)設(shè)備檢測(cè)的一種方法，這些硬件和軟件是設(shè)備的一個(gè)組成部分，稱為機(jī)內(nèi)自測(cè)試設(shè)備 [12]。如圖43 所示 圖 43 芯片內(nèi)建自測(cè)試圖 掃描測(cè)試基本流程圖 對(duì)于 AES 加密芯片的可測(cè)性設(shè)計(jì)，我采用的是內(nèi)掃描設(shè)計(jì)技術(shù)中的全掃描 (full scan)技術(shù)，全掃描技術(shù)是將用掃 描單元來(lái)代替所設(shè)計(jì)電路中的所有存儲(chǔ)元件，并將掃描單元串接成掃描鏈 [7]。從而實(shí)現(xiàn)所有的存儲(chǔ)元件都有可觀測(cè)性和可控性，使時(shí)序電路的測(cè)試矢量生成和故障模擬變得跟組合電路那樣的簡(jiǎn)單。 DC 通過(guò)它所附帶的 TC(Test Compiler)提供向設(shè)計(jì)添加 DFT 設(shè)計(jì)的能力 [9]。掃描設(shè)計(jì)的基本流程如圖 44 所示 。 福州大學(xué) 至誠(chéng) 學(xué)院 本科生畢業(yè)設(shè)計(jì) (論文 ) 14 圖 44 掃描設(shè)計(jì)的基本流程圖 掃描策略 有兩種掃描單元替換策略可供選擇 [10] 。一種是，對(duì)經(jīng)過(guò)優(yōu)化的門級(jí)設(shè)計(jì)采用constraintoptimized 插入方式，其中優(yōu)化后的門級(jí)網(wǎng)表，可以不包含掃描單元，也可以包含掃描單元。另一種如果是 RTL或者未優(yōu)化的門級(jí)設(shè)計(jì)，則采用 testready Compile，包括邏輯優(yōu)化和掃描鏈插入。采用的命令就是 pile scan。優(yōu)點(diǎn)就是流程簡(jiǎn)單，能夠得到更好時(shí)序和面積 [11]。 掃描是用于測(cè) 試芯片缺陷最廣泛使用的 DFT 技術(shù)之一。目的是改善被測(cè)試對(duì)象的設(shè)