【文章內(nèi)容簡介】 果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果，在七段數(shù)碼顯示管可以看到計數(shù)結(jié)果。 圖 基準(zhǔn)脈沖信號產(chǎn)生模塊 基準(zhǔn)脈沖信號產(chǎn)生模塊 的工作過程為：由外部時鐘提供的 10MHZ 標(biāo)準(zhǔn)脈沖信號，經(jīng)分頻器兩次分頻以后得到 1HZ 基準(zhǔn)脈沖信號。在 CLK10M 模塊，輸入為由外部時鐘提供的 CLK 脈沖信號，頻率為 10MHZ ,經(jīng)過 10000 分頻，輸出為信號 CLK500，頻率為 500HZ,該時鐘信號可作為動態(tài)掃描顯示模塊的掃描時鐘信號，時鐘信號 CLK500 經(jīng)過 CLKGEN 模塊，經(jīng)過 250分頻，輸出為基準(zhǔn)脈沖信號NECLK ,頻率為 1HZ. CLK10M 模塊的源程序為： LIBRARY IEEE。 USE 。 USE 。 ENTITY CLK10M IS PORT( CLK :IN STD_LOGIC 。 外部時鐘提供的 10MHZ標(biāo)準(zhǔn)脈沖信號 CLK500: OUT STD_LOGIC)。 10000 分頻后的時鐘信號 END CLK10M。 ARCHITECTURE ART OF CLK10M IS SIGNAL CNTER:STD_LOGIC_VECTOR(24 DOWNTO 0)。 本科畢業(yè)論文（設(shè)計） 11 SIGNAL CNTEER:STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN IF CNTER=9999 THEN CNTER=0000000000000000000000000。 CNTEER=NOT CNTEER。 ELSE CNTER=CNTER+1。 END IF 。 END IF 。 END PROCESS。 CLK500=CNTEER。 END ART。 CLKGEN 模塊的源程序為： LIBRARY IEEE。 USE 。 USE 。 ENTITY CLKGEN IS PORT( CLK :IN STD_LOGIC 。 NEWCLK: OUT STD_LOGIC)。 END CLKGEN。 ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:STD_LOGIC_VECTOR(24 DOWNTO 0)。 SIGNAL CNTEER:STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN 本科畢業(yè)論文（設(shè)計） 12 IF CNTER=249 THEN CNTER=0000000000000000000000000。 CNTEER=NOT CNTEER。 ELSE CNTER=CNTER+1。 END IF 。 END IF 。 END PROCESS。 NEWCLK=CNTEER。 END ART。 仿真后得到的波形圖如圖 所示 ： 仿真分析：輸入信號 CLK 的頻率為 10MHZ，輸出信號 CLK500 的頻率為 500HZ。圖 分頻模塊仿真波形 圖 2. 4CLKGEN 分頻模塊仿真波形 仿真分析：輸入信號 CLK 的頻率為 500HZ,輸出 NEWCLK 的頻率為 1HZ。 本科畢業(yè)論文（設(shè)計） 13 測頻時序控制電路模塊 圖 測頻時序控制電路模塊框圖 測頻時序控制電路模塊框圖如圖 所示， CLK 為由基準(zhǔn)脈沖信號產(chǎn)生模塊產(chǎn)生的頻率為 1HZ 的標(biāo)準(zhǔn)時鐘信號 NEWCLK，測頻時，將頻率為 1HZ 的標(biāo)準(zhǔn)時鐘信號 NEWCLK 送入控制電路輸入端 CLK，輸出端包括一個計數(shù)使能輸出端TSTEN，一個是清零信號輸入端 CLR_CNT 和一個數(shù)據(jù)鎖存輸出端 LOAD。使能信號 TSTEN 對頻率計中 10 個十進(jìn)制計數(shù)器的使能端 ENA 進(jìn)行同步控制，當(dāng)TSTEN 為高電平時允許計數(shù)，低電平時停止計數(shù)，停止計數(shù)期間，測頻時序控制模塊 TESTCTL 的鎖存信號 LOAD 端輸出上升沿，將計數(shù)值鎖存到 REG40B 鎖存器中。測頻控制模塊 TESTCTL 的 CLR_CNT 端產(chǎn)生一個上升沿，對計數(shù)器進(jìn)行清零。為下一秒的計數(shù)操作做準(zhǔn)備 。 C L K T S T E N L O A D C L R _ C N T計 數(shù) 前 復(fù) 位計 數(shù) 允 許 時 間計 數(shù) 結(jié) 束 后 用 上 升沿 鎖 存 數(shù) 據(jù)圖 測頻時序模塊波形圖 為了實現(xiàn)系統(tǒng)功能，測頻時序控制模塊 TESTCTL，計數(shù)器 CNT10，以及鎖存器 REG40B 存在一個工作時序的問題，設(shè)計時需要綜合考慮。為了產(chǎn)生如圖 所示的時序圖，首先要有一個 D 觸發(fā)器構(gòu)成二分頻器，在每次時鐘 CLK 上升沿本科畢業(yè)論文（設(shè)計） 14 到來使其值翻轉(zhuǎn)。觸發(fā)器的輸出高電平正好是 1S，即測頻時序控制模塊 TESTCTL的 TSTEN 端時鐘脈沖信號的脈寬為 1S，并對頻率計的每一計數(shù)器 CNT10 的 ENA使能端進(jìn)行同步控制。而 LOAD 信號正好是 TSTEN 端信號的翻轉(zhuǎn)。在計數(shù)結(jié)束后半個 CLK 周期， CLK 與 TSTEN 都為低電平，這時 CLR_CNT 產(chǎn)生一個上升沿作為清零信號。 圖 測頻時序模塊仿真波形 測頻時序控制電路模塊源程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC。 TSTEN:OUT STD_LOGIC。 CLR_CNT:OUT STD_LOGIC。 LOAD: OUT STD_LOGIC)。 END TESTCTL。 ARCHITECTURE ART OF TESTCTL IS SIGNAL Div2CLK:STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN Div2CLK=NOT Div2CLK。 END IF。 END PROCESS。 本科畢業(yè)論文（設(shè)計） 15 PROCESS(CLK,Div2CLK) BEGIN IF CLK=39。039。AND Div2CLK=39。039。THEN CLR_CNT=39。139。 ELSE CLR_CNT=39。039。 END IF 。 END PROCESS。 LOAD=NOT Div2clk。 TSTEN=Div2CLK。 END ART。 計數(shù)模塊 該計數(shù)模塊主要有 10 個十進(jìn)制計數(shù)器 CNT10 級聯(lián)而成，具有復(fù)位和使能控制功能，主要是在閥門時間內(nèi)對被測信號 FSIN 頻率進(jìn)行計數(shù)。 圖 計數(shù)模塊框圖 測頻時， 測頻時序控制電路模塊 TESTCTL 的 TSTEN 端時鐘脈沖信號的脈寬為 1S，并對頻率計的如圖 的計數(shù)模塊每一計數(shù)器 CNT10 的 ENA 使能端進(jìn)本科畢業(yè)論文（設(shè)計） 16 行同步控制， TSTEN 高電平期間允許各個計數(shù)器工作，低電平期間停止計數(shù)并保持計數(shù)值。測頻控制模塊 TESTCTL 的 CLR_CNT 端產(chǎn)生一個上升沿，并對頻率計的每一計數(shù)器 CNT10 的 CLR 端進(jìn)行同步控制，對計數(shù)器進(jìn)行清零。當(dāng)測頻時序控制模塊 TESTCTL 的鎖存信號 LOAD 端輸出上升沿時，將計數(shù)值 DIN(39 DOWNTO 0)鎖存到 REG40B 鎖存器中 .此計數(shù)器從個位開始到高位分別計數(shù)，使低位計數(shù)器 CNT10 的 CARRY_OUT 端與高位計數(shù)器 CNT10 的輸入時鐘位 CLK相連。首個計數(shù)器 CNT10 的 CLK 端外接被測信號 FSIN,該計數(shù)模塊的輸出信號為有低位到高位的 10組 4位二進(jìn)制表示的十進(jìn)制數(shù)，用來分別表示被測信號的個、十、百、千等位的數(shù)值。位數(shù)越高頻率測量的范圍也越寬，此測量范圍由 計數(shù)電路內(nèi)部的十進(jìn)制計數(shù)器的個數(shù)來決定。 圖 元件符號圖 具有同步使能端的十進(jìn)制計數(shù)器如圖 所示， CARRY_OUT 是計數(shù)器進(jìn)位輸出； COUNT10(3 DOWNTO 0)是計數(shù)器的狀態(tài)輸出； CLK 是時鐘輸入端； ENA是使能控制輸入端，當(dāng) ENA=1時，計數(shù)器計數(shù)，當(dāng) ENA=0時，計數(shù)器保持狀態(tài)不變。 具有同步使能端的十進(jìn)制計數(shù)器源程序為： LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT10 IS PORT( CLK:IN STD_LOGIC。 計數(shù)時鐘信號 CLR:IN STD_LOGIC。 清零信號 ENA:IN STD_LOGIC。 計數(shù)使能信號 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 位計數(shù)本科畢業(yè)論文（設(shè)計） 17 結(jié)果輸出 CARRY_OUT:OUT STD_LOGIC 計數(shù)進(jìn)位 )。 END CNT10。 ARCHITECTURE ART OF CNT10 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLK,CLR,ENA) BEGIN IF CLR=39。139。THEN CQI=0000。 計數(shù)器異步清零 ELSIF CLK39。EVENT AND CLK=39。139。THEN IF ENA=39。139。THEN IF CQI=1001THEN CQI=0000。 等于 9，則計數(shù)器清零 ELSE CQI=CQI+39。139。 END IF。 END IF。 END IF。 END PROCESS。 PROCESS(CQI) BEGIN IF CQI=1001THEN CARRY_OUT=39。139。 進(jìn)位 輸出 ELSE CARRY_OUT=39。039。 END IF。 END PROCESS。 COUNT10=CQI。 END ART。 本科畢業(yè)論文（設(shè)計） 18 計 數(shù) 使 能 信 號 高 電平 有 效計 數(shù) 到 9 后 ， 進(jìn) 位 端輸 出 為 高 電 平 圖 具有使能端的十進(jìn)制計數(shù)器的仿真波形 仿真分析：在使能端 ENA 高電平期間，清零信號 CLR 為低電平時， CNT10 計數(shù)器以十進(jìn)制計數(shù)，計數(shù)到 9 后，進(jìn)位 CARRY_OUT 輸出為高電平，在下一個時鐘信號 CLK 上升沿到來時，計數(shù)器清零。在使能端 ENA 為低電平時，計數(shù)器不能啟動。當(dāng)清零信號 CLR 為高電平時，計數(shù)器清零 。 鎖存器模塊 圖 鎖存器元件符號 鎖存器模塊元件符號如圖 所示，主要作用為鎖存計數(shù)器的計數(shù)值。設(shè)置鎖存器可以使數(shù)據(jù)顯示穩(wěn)定可靠，不會由于周期性的清零信號而使數(shù)碼管不斷閃本科畢業(yè)論文（設(shè)計） 19 爍。測頻時序控制模塊 TESTCTL 的鎖存信號 LOAD 端輸出上升沿，將計數(shù)值鎖存到 REG40B 鎖存器中 ,并由 REG40B 的輸出端輸出。 鎖存器模塊的源程序： LIBRARY IEEE。 USE 。 ENTITY REG40B IS PORT( LOAD :IN STD_LOGIC。 鎖存信號時鐘 DIN: IN STD_LOGIC_VECTOR(39 DOWNTO 0)。 鎖存器輸入信號 DOUT: OUT STD_LOGIC_VECTOR(39 DOWNTO 0) 鎖存器輸出信號 )。 END REG40B。 ARCHITECTURE ART OF REG40B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。EVENT AND LOAD=39。139。 THEN DOUT=DIN。 LOAD 上升沿到來后 END IF。 鎖存 E