【文章內(nèi)容簡(jiǎn)介】 果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果，在七段數(shù)碼顯示管可以看到計(jì)數(shù)結(jié)果。 圖 基準(zhǔn)脈沖信號(hào)產(chǎn)生模塊 基準(zhǔn)脈沖信號(hào)產(chǎn)生模塊 的工作過程為：由外部時(shí)鐘提供的 10MHZ 標(biāo)準(zhǔn)脈沖信號(hào)，經(jīng)分頻器兩次分頻以后得到 1HZ 基準(zhǔn)脈沖信號(hào)。在 CLK10M 模塊，輸入為由外部時(shí)鐘提供的 CLK 脈沖信號(hào)，頻率為 10MHZ ,經(jīng)過 10000 分頻，輸出為信號(hào) CLK500，頻率為 500HZ,該時(shí)鐘信號(hào)可作為動(dòng)態(tài)掃描顯示模塊的掃描時(shí)鐘信號(hào)，時(shí)鐘信號(hào) CLK500 經(jīng)過 CLKGEN 模塊，經(jīng)過 250分頻，輸出為基準(zhǔn)脈沖信號(hào)NECLK ,頻率為 1HZ. CLK10M 模塊的源程序?yàn)椋? LIBRARY IEEE。 USE 。 USE 。 ENTITY CLK10M IS PORT( CLK :IN STD_LOGIC 。 外部時(shí)鐘提供的 10MHZ標(biāo)準(zhǔn)脈沖信號(hào) CLK500: OUT STD_LOGIC)。 10000 分頻后的時(shí)鐘信號(hào) END CLK10M。 ARCHITECTURE ART OF CLK10M IS SIGNAL CNTER:STD_LOGIC_VECTOR(24 DOWNTO 0)。 本科畢業(yè)論文（設(shè)計(jì)） 11 SIGNAL CNTEER:STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN IF CNTER=9999 THEN CNTER=0000000000000000000000000。 CNTEER=NOT CNTEER。 ELSE CNTER=CNTER+1。 END IF 。 END IF 。 END PROCESS。 CLK500=CNTEER。 END ART。 CLKGEN 模塊的源程序?yàn)椋? LIBRARY IEEE。 USE 。 USE 。 ENTITY CLKGEN IS PORT( CLK :IN STD_LOGIC 。 NEWCLK: OUT STD_LOGIC)。 END CLKGEN。 ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:STD_LOGIC_VECTOR(24 DOWNTO 0)。 SIGNAL CNTEER:STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN 本科畢業(yè)論文（設(shè)計(jì)） 12 IF CNTER=249 THEN CNTER=0000000000000000000000000。 CNTEER=NOT CNTEER。 ELSE CNTER=CNTER+1。 END IF 。 END IF 。 END PROCESS。 NEWCLK=CNTEER。 END ART。 仿真后得到的波形圖如圖 所示 ： 仿真分析：輸入信號(hào) CLK 的頻率為 10MHZ，輸出信號(hào) CLK500 的頻率為 500HZ。圖 分頻模塊仿真波形 圖 2. 4CLKGEN 分頻模塊仿真波形 仿真分析：輸入信號(hào) CLK 的頻率為 500HZ,輸出 NEWCLK 的頻率為 1HZ。 本科畢業(yè)論文（設(shè)計(jì)） 13 測(cè)頻時(shí)序控制電路模塊 圖 測(cè)頻時(shí)序控制電路模塊框圖 測(cè)頻時(shí)序控制電路模塊框圖如圖 所示， CLK 為由基準(zhǔn)脈沖信號(hào)產(chǎn)生模塊產(chǎn)生的頻率為 1HZ 的標(biāo)準(zhǔn)時(shí)鐘信號(hào) NEWCLK，測(cè)頻時(shí)，將頻率為 1HZ 的標(biāo)準(zhǔn)時(shí)鐘信號(hào) NEWCLK 送入控制電路輸入端 CLK，輸出端包括一個(gè)計(jì)數(shù)使能輸出端TSTEN，一個(gè)是清零信號(hào)輸入端 CLR_CNT 和一個(gè)數(shù)據(jù)鎖存輸出端 LOAD。使能信號(hào) TSTEN 對(duì)頻率計(jì)中 10 個(gè)十進(jìn)制計(jì)數(shù)器的使能端 ENA 進(jìn)行同步控制，當(dāng)TSTEN 為高電平時(shí)允許計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)，停止計(jì)數(shù)期間，測(cè)頻時(shí)序控制模塊 TESTCTL 的鎖存信號(hào) LOAD 端輸出上升沿，將計(jì)數(shù)值鎖存到 REG40B 鎖存器中。測(cè)頻控制模塊 TESTCTL 的 CLR_CNT 端產(chǎn)生一個(gè)上升沿，對(duì)計(jì)數(shù)器進(jìn)行清零。為下一秒的計(jì)數(shù)操作做準(zhǔn)備 。 C L K T S T E N L O A D C L R _ C N T計(jì) 數(shù) 前 復(fù) 位計(jì) 數(shù) 允 許 時(shí) 間計(jì) 數(shù) 結(jié) 束 后 用 上 升沿 鎖 存 數(shù) 據(jù)圖 測(cè)頻時(shí)序模塊波形圖 為了實(shí)現(xiàn)系統(tǒng)功能，測(cè)頻時(shí)序控制模塊 TESTCTL，計(jì)數(shù)器 CNT10，以及鎖存器 REG40B 存在一個(gè)工作時(shí)序的問題，設(shè)計(jì)時(shí)需要綜合考慮。為了產(chǎn)生如圖 所示的時(shí)序圖，首先要有一個(gè) D 觸發(fā)器構(gòu)成二分頻器，在每次時(shí)鐘 CLK 上升沿本科畢業(yè)論文（設(shè)計(jì)） 14 到來使其值翻轉(zhuǎn)。觸發(fā)器的輸出高電平正好是 1S，即測(cè)頻時(shí)序控制模塊 TESTCTL的 TSTEN 端時(shí)鐘脈沖信號(hào)的脈寬為 1S，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 CNT10 的 ENA使能端進(jìn)行同步控制。而 LOAD 信號(hào)正好是 TSTEN 端信號(hào)的翻轉(zhuǎn)。在計(jì)數(shù)結(jié)束后半個(gè) CLK 周期， CLK 與 TSTEN 都為低電平，這時(shí) CLR_CNT 產(chǎn)生一個(gè)上升沿作為清零信號(hào)。 圖 測(cè)頻時(shí)序模塊仿真波形 測(cè)頻時(shí)序控制電路模塊源程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC。 TSTEN:OUT STD_LOGIC。 CLR_CNT:OUT STD_LOGIC。 LOAD: OUT STD_LOGIC)。 END TESTCTL。 ARCHITECTURE ART OF TESTCTL IS SIGNAL Div2CLK:STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN Div2CLK=NOT Div2CLK。 END IF。 END PROCESS。 本科畢業(yè)論文（設(shè)計(jì)） 15 PROCESS(CLK,Div2CLK) BEGIN IF CLK=39。039。AND Div2CLK=39。039。THEN CLR_CNT=39。139。 ELSE CLR_CNT=39。039。 END IF 。 END PROCESS。 LOAD=NOT Div2clk。 TSTEN=Div2CLK。 END ART。 計(jì)數(shù)模塊 該計(jì)數(shù)模塊主要有 10 個(gè)十進(jìn)制計(jì)數(shù)器 CNT10 級(jí)聯(lián)而成，具有復(fù)位和使能控制功能，主要是在閥門時(shí)間內(nèi)對(duì)被測(cè)信號(hào) FSIN 頻率進(jìn)行計(jì)數(shù)。 圖 計(jì)數(shù)模塊框圖 測(cè)頻時(shí)， 測(cè)頻時(shí)序控制電路模塊 TESTCTL 的 TSTEN 端時(shí)鐘脈沖信號(hào)的脈寬為 1S，并對(duì)頻率計(jì)的如圖 的計(jì)數(shù)模塊每一計(jì)數(shù)器 CNT10 的 ENA 使能端進(jìn)本科畢業(yè)論文（設(shè)計(jì)） 16 行同步控制， TSTEN 高電平期間允許各個(gè)計(jì)數(shù)器工作，低電平期間停止計(jì)數(shù)并保持計(jì)數(shù)值。測(cè)頻控制模塊 TESTCTL 的 CLR_CNT 端產(chǎn)生一個(gè)上升沿，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 CNT10 的 CLR 端進(jìn)行同步控制，對(duì)計(jì)數(shù)器進(jìn)行清零。當(dāng)測(cè)頻時(shí)序控制模塊 TESTCTL 的鎖存信號(hào) LOAD 端輸出上升沿時(shí)，將計(jì)數(shù)值 DIN(39 DOWNTO 0)鎖存到 REG40B 鎖存器中 .此計(jì)數(shù)器從個(gè)位開始到高位分別計(jì)數(shù)，使低位計(jì)數(shù)器 CNT10 的 CARRY_OUT 端與高位計(jì)數(shù)器 CNT10 的輸入時(shí)鐘位 CLK相連。首個(gè)計(jì)數(shù)器 CNT10 的 CLK 端外接被測(cè)信號(hào) FSIN,該計(jì)數(shù)模塊的輸出信號(hào)為有低位到高位的 10組 4位二進(jìn)制表示的十進(jìn)制數(shù)，用來分別表示被測(cè)信號(hào)的個(gè)、十、百、千等位的數(shù)值。位數(shù)越高頻率測(cè)量的范圍也越寬，此測(cè)量范圍由 計(jì)數(shù)電路內(nèi)部的十進(jìn)制計(jì)數(shù)器的個(gè)數(shù)來決定。 圖 元件符號(hào)圖 具有同步使能端的十進(jìn)制計(jì)數(shù)器如圖 所示， CARRY_OUT 是計(jì)數(shù)器進(jìn)位輸出； COUNT10(3 DOWNTO 0)是計(jì)數(shù)器的狀態(tài)輸出； CLK 是時(shí)鐘輸入端； ENA是使能控制輸入端，當(dāng) ENA=1時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng) ENA=0時(shí)，計(jì)數(shù)器保持狀態(tài)不變。 具有同步使能端的十進(jìn)制計(jì)數(shù)器源程序?yàn)椋? LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT10 IS PORT( CLK:IN STD_LOGIC。 計(jì)數(shù)時(shí)鐘信號(hào) CLR:IN STD_LOGIC。 清零信號(hào) ENA:IN STD_LOGIC。 計(jì)數(shù)使能信號(hào) COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 位計(jì)數(shù)本科畢業(yè)論文（設(shè)計(jì)） 17 結(jié)果輸出 CARRY_OUT:OUT STD_LOGIC 計(jì)數(shù)進(jìn)位 )。 END CNT10。 ARCHITECTURE ART OF CNT10 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLK,CLR,ENA) BEGIN IF CLR=39。139。THEN CQI=0000。 計(jì)數(shù)器異步清零 ELSIF CLK39。EVENT AND CLK=39。139。THEN IF ENA=39。139。THEN IF CQI=1001THEN CQI=0000。 等于 9，則計(jì)數(shù)器清零 ELSE CQI=CQI+39。139。 END IF。 END IF。 END IF。 END PROCESS。 PROCESS(CQI) BEGIN IF CQI=1001THEN CARRY_OUT=39。139。 進(jìn)位 輸出 ELSE CARRY_OUT=39。039。 END IF。 END PROCESS。 COUNT10=CQI。 END ART。 本科畢業(yè)論文（設(shè)計(jì)） 18 計(jì) 數(shù) 使 能 信 號(hào) 高 電平 有 效計(jì) 數(shù) 到 9 后 ， 進(jìn) 位 端輸 出 為 高 電 平 圖 具有使能端的十進(jìn)制計(jì)數(shù)器的仿真波形 仿真分析：在使能端 ENA 高電平期間，清零信號(hào) CLR 為低電平時(shí)， CNT10 計(jì)數(shù)器以十進(jìn)制計(jì)數(shù)，計(jì)數(shù)到 9 后，進(jìn)位 CARRY_OUT 輸出為高電平，在下一個(gè)時(shí)鐘信號(hào) CLK 上升沿到來時(shí)，計(jì)數(shù)器清零。在使能端 ENA 為低電平時(shí)，計(jì)數(shù)器不能啟動(dòng)。當(dāng)清零信號(hào) CLR 為高電平時(shí)，計(jì)數(shù)器清零 。 鎖存器模塊 圖 鎖存器元件符號(hào) 鎖存器模塊元件符號(hào)如圖 所示，主要作用為鎖存計(jì)數(shù)器的計(jì)數(shù)值。設(shè)置鎖存器可以使數(shù)據(jù)顯示穩(wěn)定可靠，不會(huì)由于周期性的清零信號(hào)而使數(shù)碼管不斷閃本科畢業(yè)論文（設(shè)計(jì)） 19 爍。測(cè)頻時(shí)序控制模塊 TESTCTL 的鎖存信號(hào) LOAD 端輸出上升沿，將計(jì)數(shù)值鎖存到 REG40B 鎖存器中 ,并由 REG40B 的輸出端輸出。 鎖存器模塊的源程序： LIBRARY IEEE。 USE 。 ENTITY REG40B IS PORT( LOAD :IN STD_LOGIC。 鎖存信號(hào)時(shí)鐘 DIN: IN STD_LOGIC_VECTOR(39 DOWNTO 0)。 鎖存器輸入信號(hào) DOUT: OUT STD_LOGIC_VECTOR(39 DOWNTO 0) 鎖存器輸出信號(hào) )。 END REG40B。 ARCHITECTURE ART OF REG40B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。EVENT AND LOAD=39。139。 THEN DOUT=DIN。 LOAD 上升沿到來后 END IF。 鎖存 E