多進制數(shù)字相位調(diào)制系統(tǒng)課程設(shè)計(編輯修改稿)
2025-07-09 09:30 本頁面
【文章內(nèi)容簡介】 制信號。 若解調(diào)π／ 2 移相系統(tǒng)的 PSK 信號，需改變移相網(wǎng)絡(luò)及判決準(zhǔn)則。 （π／ 4 系統(tǒng)判決器判決準(zhǔn) 則） 三、 MPSK 調(diào)制電路 VHDL 程序及仿真 （ MPSK 調(diào)制方框圖 ) 注：電路符號圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號?；鶐盘柾ㄟ^串 /并轉(zhuǎn)換器 xx得到 2 位并行信號 yy；四選一開關(guān) 根據(jù) yy 的數(shù)據(jù)，選擇載波對應(yīng)的相位進行輸出，即得調(diào)制信號 y。 文件名： MPSK 功能：基于 VHDL 硬件描述語言，對基帶信號進行 MPSK 調(diào)制 說明：調(diào)制信號說明如下表所示。 FPGA clk start 基帶信號 分頻 0176。 90176。 180176。 270176。 串 / 并轉(zhuǎn)換 四選一開關(guān) 調(diào)制信號 （ 3）設(shè)計方法 library ieee。 use 。 use 。 use 。 entity MPSK is port(clk :in std_logic。 系統(tǒng)時鐘 start :in std_logic。 開始調(diào)制信號 x :in std_logic。 基帶信號 y :out std_logic)。 調(diào)制信號 end MPSK。 architecture behav of MPSK is signal q:integer range 0 to 7。 計數(shù)器 signal xx:std_logic_vector(1 downto 0)。中間寄存器
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