簡易數(shù)字信號傳輸性能分析儀設計報告(編輯修改稿)
2025-07-07 22:00 本頁面
【文章內容簡介】 當 fc=500KHz 時 ,1=732k， R2=， R3=， R4=， C1=820p， C2=100p， C3=120p，C4=100p。 加法器電路 加法器是產生數(shù)的和的裝 置。加法器是一種數(shù)位電路，其可進行數(shù)字的加法計算。本系統(tǒng)采用的是直接耦合放大器構成的加法電路。因為信號包含 10MHz 的方波，所以考慮其高次諧波分量，放大器需要采用高帶寬的才能保證信號合成的質量，所以我們使用增益帶寬積為 100MHz 的 THS3091 作為加法器用的放大器（電路圖見 附圖 5，測試波形見 附表 4） 。 衰減器電路 衰減器是在指定的頻率范圍內，一種用以引入一預定衰減的電路。一般以所引入衰減的分貝數(shù)及其特性 阻抗的歐姆數(shù)來標明。用衰減器實現(xiàn)放大器的輸入端、輸出端電平的控制、分支衰減量的控制。本系統(tǒng)采用的是 π型衰減網(wǎng)絡，通過使用電位器調節(jié)輸入阻抗來調節(jié)衰減倍數(shù)（見 附圖 6）。 增益調節(jié)電路 系統(tǒng)要求 — 4 倍可調， TTL 電平電壓至少為 ，要求為 倍，所以需要先進行衰減再放大。本系統(tǒng)我們選用了 OP37 高性能運放，以電位器作為比例放大的反饋電阻，實現(xiàn)增益的手動調節(jié)（見 附圖 7）。 系統(tǒng)顯示部分使用 LCD12864 液晶顯示屏進行顯示， LCD12864 可顯示字符和漢字。本系統(tǒng)中用來顯示預置的 m序列頻率。按鍵部分使用 4 4 矩陣鍵盤， 16個按鍵可分別設置不同的數(shù)值和頻率的加減確認等。矩陣鍵盤具有按鍵多，占用的 IO口少的特點。（電路圖略） 9 直流穩(wěn)壓電源部分采用自制的線性穩(wěn)壓電源，變壓器將市電 220V 交流電轉化為 18V 的交流電，通過整流、濾波、穩(wěn)壓得到系統(tǒng)所需要的 直流電。主控 FPGA 核心板使用 供電，顯示屏使用 5V供電，加法器與濾波器均使用177。 15V 為芯片供電。（見 附圖 8） 編程環(huán)境和開發(fā)工具 本設計利用 VHDL 語言編寫程序 , 作為開發(fā)及仿真工具。 FPGA 采用 VHDL 語言編程， VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用 ,VHDL 語言主要具有以下優(yōu)點： (1)VHDL 語言功能強大 ,設計方式多樣， VHDL 語言具有強大的語言結構 ,只需采用簡單明確的 VHDL 語言程序 就可以描述十分復雜的硬件電路。同時 ,它還具有多層次的電路設計描述功能。 (2)VHDL 語言具有強大的硬件描述能力。 VHDL 語言具有多層次的電路設計描述功能，描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述，也可以采用三者的混合描述方式。 (3)VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在 :對于同一個硬件電路的 VHDL 語言描述 ,它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (4)VHDL 語言的設計描述與器件無關。 采用 VHDL 語言描述硬件電路時 ,設計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化 ,而不需要考慮其他的問題。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來實現(xiàn)。 QuartusII 是 Altera 公司繼 Max+ plusII 之后開發(fā)的一種針對其公司生產的系列CPLD/PGFA 器件的綜合性開發(fā)軟件，該軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設計環(huán)境，是先進的 EDA 工具軟件。該軟件具有開放性、與結構無關、多平臺、完全集成 化、豐富的設計庫、模塊化工具等特點，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。 系統(tǒng)軟件及流程圖 本系統(tǒng)軟件是通過 FPGA 產生 m 序列的數(shù)字信號及其時鐘信號，其系統(tǒng)軟件發(fā)送數(shù)據(jù)部分如圖 10 所示，接收數(shù)據(jù)并顯示部分如圖 11所示。 10 m序列隨機發(fā)生部分的軟件設計能夠使 FGPA生成作為傳輸信號和噪聲的兩 種 m序列偽隨機信號。其流程圖如圖 12所示。 信號處理部分的軟件主要實現(xiàn)對信號提取位同步信號的功能以便使示波器能夠正常顯示對應眼圖。其流程圖如 13所示。 圖 10 主 控 FPGA發(fā)送數(shù)據(jù)原理圖 圖 11 主控 FPGA接收數(shù)據(jù)原理圖 11 圖 12 m序列隨機信號發(fā)生部分軟件實現(xiàn)流程圖 12 五、系統(tǒng)測試與測試結果 表 1 測試使用的儀器設備 序號 名稱、型號、規(guī)格 數(shù)量 備注 出廠編號 1 CALTEK模擬示波器 1 40MHz示波器 01042060 2 函數(shù)信號發(fā)生器 1 南京新聯(lián)電子設備公 司 001398 3 數(shù)字萬用表 UT58E 1 UNIT 30500306 4 INSTEK數(shù)字示波器 1 40MHz數(shù)字示波器 EH120202 5 Agilent U3606萬用表 1 五位半萬用表 /直流電源 90006 圖 13 信號處理部分流程圖 13 在用模擬示波器觀察傳輸?shù)臄?shù)據(jù)信號時，使用被測系統(tǒng)的定時信號， m序列通過示波器外觸發(fā)和時鐘信號內同步對示波器的掃描進行控制，由于掃描周期此時恰為被測信號周期的整數(shù)倍，因此在示波器熒光屏上觀察
研究報告相關推薦
鄂ICP備17016276號-1