基于fpga的空調(diào)溫度控制電路的設(shè)計(jì)開題報(bào)告(編輯修改稿)
2025-07-03 15:26 本頁面
【文章內(nèi)容簡(jiǎn)介】 的要求，選擇最為合適的設(shè)計(jì)方案和性價(jià)比較高的器件。 設(shè)計(jì)輸入 一般設(shè)計(jì)輸入分 為以下兩種類型： （ 1） .圖形輸入 圖形輸入通常包括原來圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。 狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的裝換方式，用繪圖的方法在EDA 工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由 EDA 編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。 波形圖輸入方法則是將待設(shè)計(jì)的電路看成是一個(gè)黑盒子，只需告訴 EDA 工具該黑盒子電路的輸入和輸出時(shí)序波形圖，就能根據(jù)此完成黑盒子電路的設(shè)計(jì)。 原理圖輸入方法是一種類似于傳統(tǒng)電子設(shè)計(jì)方法的原理圖編輯輸入方式，即在EDA 軟件的圖形編輯界面上能完成特定 功能的電路原來圖。原理圖由邏輯器件和連接線構(gòu)成，如與門、非門、或門、觸發(fā)器以及含 74 系列器件功能的宏功能塊，甚至還有一些類似與 IP 的功能塊。其特點(diǎn)是輸入比較直觀但效率低，不容易維護(hù)，不利于模塊結(jié)構(gòu)的重用、可移植性差，當(dāng)芯片結(jié)構(gòu)設(shè)計(jì)后，所以的原理圖都等要改動(dòng)。 （ 2）硬件描述語言文本輸入 這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言的電路設(shè)計(jì)文本，如 VHDL 的源程序，進(jìn)行編輯輸入。其特點(diǎn)是設(shè)計(jì)與芯片工藝無關(guān)，可以方便的進(jìn)行自頂向下設(shè)計(jì)、輸入效率很高、有利于模塊的劃分和移植、可移植性好、同時(shí)具有很強(qiáng)的邏輯描寫和仿真功能。 功能仿真 功能仿真也可以稱之為前仿真。是指在編譯之前對(duì)用戶所設(shè)計(jì)的硬件電路進(jìn)行邏輯功能驗(yàn)證，由于沒有延時(shí)信息，所以僅僅是對(duì)功能的初步檢測(cè)。 綜合優(yōu)化 綜合，就其字面含義應(yīng)該為把抽象的實(shí)體結(jié)合成單個(gè)或統(tǒng)一的實(shí)體。對(duì)于電子設(shè)計(jì)領(lǐng)域的綜合概念可以表示為 :將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配而成的過程。 仿真 在編輯下載前必須利用 EDA 工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試，就是所謂的仿真。 仿真就是讓計(jì) 算機(jī)根據(jù)一定的算法和一定的仿真庫對(duì) EDA 設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。有兩種不同級(jí)別的仿真測(cè)試 :時(shí)序仿真和功能仿真。 下載和硬件測(cè)試 把適配后生成的下載或配置文件，通過編程器或編程電纜向 FPGA 進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證 [12]。 硬件描述語言 VHDL VHDL 的英文全名是 VHDIC，于 1983 年由美國(guó)國(guó)防部發(fā)起創(chuàng)建，由 IEEE 進(jìn)一步發(fā)展并在 1987 年作為 “ IEEE 標(biāo)準(zhǔn) 10776” 發(fā)布從此， VHDL 成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一并在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用，逐步取代了原有 的非標(biāo)準(zhǔn)硬件描述語言。 VHDL 具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并具有良好的電路行為描述和系統(tǒng)描述的能力，在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。因此， VHDL 的設(shè)計(jì)方法為自頂向下。 在 EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。一個(gè)項(xiàng)目的設(shè)計(jì)過程包括從自然語言說明到 VHDL 的系統(tǒng)行為描述，從系統(tǒng)分解、 RTL 模型的建立、門級(jí)模型產(chǎn)生到最終的可以物理布線實(shí)現(xiàn)的底層電路，就是從高抽象級(jí)別到低抽象級(jí)別的整個(gè)設(shè)計(jì)周期。后端設(shè)計(jì)還必須包括涉 及硬件的物理結(jié)構(gòu)實(shí)現(xiàn)方法和測(cè)試。 應(yīng)用 VHDL 進(jìn)行自上而下的設(shè)計(jì)，就是使用 VHDL 模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說明、建摸和仿真測(cè)試。 自頂向下的設(shè)計(jì)方法是系統(tǒng)被分解為各個(gè)模塊的集合之后，可以對(duì)設(shè)計(jì)的每個(gè)獨(dú)立模塊指派不同的工作小組。這些小組可以工作在不同地點(diǎn)，甚至可以分屬不同的單位，最后將不同的模塊集成為最終的系統(tǒng)模型，并對(duì)其進(jìn)行綜合測(cè)試和評(píng)價(jià)。 圖 2 給出了自頂向下設(shè)計(jì)流程的框圖說明，它包括如下設(shè)計(jì)階段： （ 1） 提出設(shè)計(jì)說明書，即用自然語言表達(dá)系統(tǒng)項(xiàng)目的功能特點(diǎn)和技術(shù)參數(shù)等。 （ 2） 建立 VHDL 行為模型，這一步是將 設(shè)計(jì)說明書轉(zhuǎn)化為 VHDL 行為模型。在這一項(xiàng)目的表達(dá)中，可以使用滿足 IEEE 標(biāo)準(zhǔn)的 VHDL的所有語句而不必考慮可綜合性。 （ 3） VHDL 行為仿真。這一階段可以利用 VHDL 仿真器對(duì)頂層系統(tǒng)的行為模型進(jìn)行仿真測(cè)試，檢查模擬結(jié)果，繼而進(jìn)行修改和完善。 （ 4） VHDLRTL 級(jí)建模。如上述， VHDL 只有部分語句集合可用于硬件功能行為的建模，因此在這一階段，必須將 VHDL 的行為模型表達(dá)為 VHDL 行為代碼。 （ 5） 前端功能仿真。在這一階段對(duì) VHDKRTL 級(jí)模型進(jìn)行仿真，稱為功能仿真。 （ 6） 邏輯綜合。使用邏輯綜合工具將 VHDL 行為級(jí)描述轉(zhuǎn)化為 結(jié)構(gòu)化的門級(jí)電路。 （ 7） 測(cè)試向量生成。這一階段主要是針對(duì) ASIC 設(shè)計(jì)的。 FPGA 設(shè)計(jì)的時(shí)序測(cè)試文件主要產(chǎn)生于適配器。對(duì) ASIC 的測(cè)試向量文件是綜合器結(jié)合含有版圖硬件特性的工藝庫后產(chǎn)生的，用于對(duì) ASIC 的功能測(cè)試。 （ 8） 功能仿真。利用獲得的測(cè)試向量對(duì) ASIC 的設(shè)計(jì)系統(tǒng)和子系統(tǒng)的功能進(jìn)行仿真。 （ 9） 結(jié)構(gòu)綜合。主要將綜合產(chǎn)生的表達(dá)邏輯連接關(guān)系的網(wǎng)表文件，結(jié)合巨日的目標(biāo)硬件環(huán)境進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置，即結(jié)構(gòu)綜合。 （ 10） 門級(jí)時(shí)序仿真。在這一階段將使用門級(jí)仿真器或使用 VHDL 仿真器進(jìn)行門級(jí)時(shí)序仿真，在 計(jì)算機(jī)上了解更接近硬件目標(biāo)器件工作的功能時(shí)序。 （ 11） 硬件測(cè)試。這是對(duì)最后完成的硬件系統(tǒng)進(jìn)行檢查和測(cè)試。 與其他的硬件描述語言相比， VHDL 具有較強(qiáng)的行為仿真級(jí)與綜合級(jí)的建模功能，這種能遠(yuǎn)離具體硬件，基于行為描述方式的硬件描述語言恰好滿足典型的自頂向下的設(shè)計(jì)方法，因而能順應(yīng) EDA 技術(shù)發(fā)展的趨勢(shì)，解決現(xiàn)代電子設(shè)計(jì)應(yīng)用中出現(xiàn)的各類問題。 小結(jié) 近幾年來，隨
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