[電子電路]視頻信號(hào)發(fā)生器設(shè)計(jì)方案(編輯修改稿)
2025-06-19 21:36 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 A公司的 SycloncII系列的 EP2C8 F25618N，采用 VHDL語(yǔ)言編程生成與數(shù)字視頻有關(guān)的各個(gè)信號(hào)，與單片機(jī)通信接收視頻修改參數(shù)的模塊及得到 SDRAM內(nèi)部圖像的模塊。其結(jié)構(gòu)框圖如圖 3所示。 信號(hào)發(fā)生器上電后， FPGA通過(guò)與單片機(jī)通信的模塊得到初始視頻各項(xiàng)參數(shù)，根據(jù)參數(shù)進(jìn)行目標(biāo)大小、目標(biāo)灰度、目標(biāo)運(yùn)動(dòng)速度、背景灰度的設(shè)置，然后根據(jù)各項(xiàng)設(shè)置產(chǎn)生視頻數(shù)據(jù)， FPGA幀同步模塊、行同步模塊、像素時(shí)鐘模塊分別產(chǎn)生幀同步、行同步、像素時(shí)鐘，圖像數(shù)據(jù)按以上控制信號(hào)從 FPGA中發(fā)送出去。 在本文中 FPGA各功能模塊根據(jù)基準(zhǔn)時(shí)鐘生成幀同步、行同步、像素時(shí)鐘。這里以 50M時(shí)鐘為基準(zhǔn)時(shí)鐘信號(hào)，根據(jù)圖像處理平臺(tái)對(duì)輸入信號(hào)的要求，設(shè)計(jì)的幀同步高電平占 33ms，低電平占，行同步高電平占 35 μm，低電平占 。這里把 50M基準(zhǔn)時(shí)鐘輸入像素時(shí)鐘模塊經(jīng)過(guò)鎖相后依然以 50M的時(shí)鐘頻率輸出，作為像素時(shí)鐘。由于一行較多，可在程序中進(jìn)行限位，控制每行像素?cái)?shù)。像素的產(chǎn)生主要有兩種方式，一種是通過(guò)與單片機(jī)通信得到目標(biāo)像素灰度及背景像素灰度，根據(jù)這兩種灰度產(chǎn)生像素?cái)?shù)據(jù)。另一種方式是通過(guò)從連接在 FPGA上的 SDRAM內(nèi)讀出圖像作為背景，從與單片機(jī)通信得到目標(biāo)灰度，共同形成像素?cái)?shù)據(jù)。 單片機(jī)控制模塊及通信模塊 在本設(shè)計(jì)中單片機(jī)作為通信管
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