【文章內(nèi)容簡(jiǎn)介】 對(duì)芯片的影響有二： 1. 串?dāng)_延遲。串?dāng)_對(duì)時(shí)序的影響，會(huì)使高速芯片不能以最快速度工作（見圖 22 a）。 圖 21 互連線電容的類型 a) b) 圖 22 串?dāng)_噪聲引起的信號(hào)延遲 (Timing Error)和邏輯錯(cuò)誤(Logic Error) 因?yàn)椤笆芎Α惫?jié)點(diǎn)的時(shí)序是通過門電路的時(shí)延、相互連接的延遲以及相鄰節(jié)點(diǎn)的狀態(tài)決定，因此由串?dāng)_產(chǎn)生的時(shí)序問題微妙而復(fù)雜。每個(gè)周期都存在延遲，而不僅僅是互連引起的延遲，這些延遲的變化會(huì)造成時(shí)序無法收斂； 2. 串?dāng)_假信號(hào)會(huì)引起某些寄存器的錯(cuò)誤邏輯狀態(tài)（見圖 22 DOC 格式 論文 ，方便 您的 復(fù)制修改刪減 b）。當(dāng)兩個(gè)或兩個(gè)以上的布線路徑存在一定距離并呈并行分布時(shí)，彼此之間就存在把脈沖從一個(gè)節(jié)點(diǎn)傳到另一個(gè)節(jié)點(diǎn)的耦合電容。如果一個(gè)“攻擊”節(jié)點(diǎn)信號(hào)發(fā)生變化，可導(dǎo)致鄰近的“受害”節(jié)點(diǎn)瞬態(tài)呈現(xiàn)一個(gè)異常的邏輯值，從而引起邏輯的異常改變，其結(jié)果 引起邏輯運(yùn)算的重復(fù)錯(cuò)誤 [2]。 (2) 電遷移（ Electromigration) 電遷移現(xiàn)象是由于電源線和信號(hào)線上過高的電流密度導(dǎo)致的。 1. 金屬電源線中的過高電流密度而引起的“電子風(fēng)”，使得金屬離子遷移，從而形成了導(dǎo)線的空洞而導(dǎo)致某些情況下的斷路以及由遷移走的金屬堆積在別處而形成的短路現(xiàn)象（見圖 23）。 2. 信號(hào)線的電遷移有時(shí)又稱為導(dǎo)線自熱，是由于互連線上信號(hào)的高速變化對(duì)電容的不斷充放電而引起的。當(dāng)脈沖通過導(dǎo)線時(shí)，導(dǎo)線本身的功耗將使導(dǎo)線溫度超過氧化層溫度。氧化層和導(dǎo)線之間的溫度 差異會(huì)產(chǎn)生機(jī)械應(yīng)力，最終使導(dǎo)線斷裂。低 K值的電介質(zhì)熱傳導(dǎo)性差，機(jī)械強(qiáng)度低，因此用其制作的導(dǎo)線自熱問題將更為嚴(yán)重。導(dǎo)線自熱問題由來已久，但在 微米及其以下工藝必須采用智能化程度更高的設(shè)計(jì)工具來解決導(dǎo)線自熱問題，否則芯片將無法工作。 圖 23 電源線電遷移引起的空洞和小丘現(xiàn)象 (3) 電壓下降（ IR Drop） 電壓降是由于電源線自身存在一定的電阻，或者單元的電流比預(yù)想的大而產(chǎn)生的電壓下降?？蓪?dǎo)致門和信號(hào)的延遲從而引起時(shí)序退化DOC 格式 論文 ，方便 您的 復(fù)制修改刪減 和時(shí)鐘偏移，以及噪聲容限的降低。 IC 只能按規(guī)定的時(shí)序接收數(shù)據(jù)，過多的信號(hào)延遲可能導(dǎo)致時(shí)序違背和功能的混亂，而且延遲會(huì)使芯片的工作頻率降低，從而影響芯片的性能。時(shí)鐘偏移還會(huì)使系統(tǒng)的功耗加大（見圖 24）。 單純的增加電源線的寬度會(huì)降低電阻從而降低電壓降，但是那會(huì)減少可用的布線面積，因此在多數(shù)情況下并不適用。 圖 24 電源線網(wǎng)孔上的電壓降 (4) 天線效應(yīng)（ Antenna Effect） 天線效應(yīng)發(fā)生在芯片生產(chǎn)的過程中，與晶體管相連的金屬導(dǎo)線由于其上面幾層金屬層還沒有淀積上，因此處在一種浮在圓片表面的狀態(tài)，這些浮著的 金屬線將會(huì)作為天線收集后續(xù)工藝中的電荷（比如等離子刻蝕）將這些電荷全都儲(chǔ)藏在柵極，當(dāng)電荷達(dá)到一定數(shù)量時(shí)會(huì)擊穿柵氧化層，就會(huì)造成器件的毀壞。在設(shè)計(jì)中柵面積與金屬線面積必須滿足一定比例。這一比例表明在天線效應(yīng)問題發(fā)生之前邏輯門的輸入能與多少條金屬線相連，換句話說，這意味著晶體管的柵極能夠容納多少電荷。通過插入跨線或者插入二極管的方法，可以有效地避免天線效應(yīng) [2]。 (5) 接地反彈與襯底耦合（ Ground bounce Underlay coupling） 接地 反彈簡(jiǎn)稱地彈，指由于電路中較大的電流涌動(dòng)而在電源與地DOC 格式 論文 ，方便 您的 復(fù)制修改刪減 平面間產(chǎn)生大量噪聲的現(xiàn)象。如大量芯片同步切換時(shí)，會(huì)產(chǎn)生一個(gè)較大的瞬態(tài)電流從芯片與電源平面流過，芯片封裝與電源間的寄生電感、電容和電阻會(huì)引發(fā)電源噪聲，使得零電位平面上產(chǎn)生較大的電壓波動(dòng)（可能高達(dá) 2v），足以造成其它元器件的錯(cuò)誤動(dòng)作。由于地平面的分割（數(shù)字地、模擬地、屏蔽地等），可能引起數(shù)字信號(hào)走到模擬地區(qū)域時(shí)，產(chǎn)生地平面回流反彈。 同樣電源平面分割，也可能出現(xiàn)同樣危害。負(fù)載容性的增大、阻性的減小、寄生參數(shù)的增大、切換速率增高以及同步切換數(shù)目的增加，均可 能導(dǎo)致接地反彈增加。 同時(shí)，襯底耦合可能使設(shè)計(jì)面臨更大的挑戰(zhàn)。在硅片設(shè)計(jì)中，由于襯底和阱具有有限的電阻率，其上流過電流時(shí)會(huì)產(chǎn)生一定的壓降。而 MOSFET 管的閾電壓（開啟）取決于在柵區(qū)下面的襯底（或阱）的有效電壓，這意味著任何襯底電流不僅能越過 MOSFET 管的閾電壓，而且能越過邏輯門或時(shí)鐘電路的閾電壓，使設(shè)計(jì)很不可靠。隨著水平尺度與垂直尺度的下降，襯底和阱層的電阻增大，情況就變得更壞。 信號(hào)完整性的解決方法 對(duì)芯片設(shè)計(jì)，通常采用兩種方法解決信號(hào)完整性問題。其RF 解決方案集中于 傳輸線，常在封裝邊界上使用阻抗匹配辦法，而數(shù)字（即寬帶）解決方案則強(qiáng)調(diào)選擇封裝，控制同步切換數(shù)量和切換速度，在封裝外部電源引腳與地之間使用旁路電容，在 IC 內(nèi)部的電容則通過金屬層的重疊來實(shí)現(xiàn)，即為高速瞬態(tài)電流提供一個(gè)局部低阻抗通路，防止接地反彈。 DOC 格式 論文 ，方便 您的 復(fù)制修改刪減 然而，當(dāng)面臨深亞微米設(shè)計(jì)中的信號(hào)完整性問題時(shí)，通常的解決方案不再適用。例如，限制邊沿速率（ Slew rate）雖然能夠明顯地改善接地反彈和串?dāng)_，但它同時(shí)限制了時(shí)鐘速率。研究新的解決方法必須能夠適宜深亞微米的 IC 設(shè)計(jì)。如增加襯底電阻問題可采用絕緣體上硅技術(shù)（ SOI）來解決，這是在微米 IC 設(shè)計(jì)中被廣泛采用的技術(shù)?，F(xiàn)在，解決信號(hào)完整性問題的方法主要是電路設(shè)計(jì)、合理布局和建模仿真 [3]。 電路設(shè)計(jì) 在電路設(shè)計(jì)過程中，通過設(shè)計(jì)控制同步切換輸出數(shù)量，同時(shí)控制各單元的最大邊沿速率（ dI/dt 和 dV/dt），得到最低且可接受的邊沿速率，這可以有效地控制信號(hào)的完整性。也可為高輸出功能塊（如時(shí)鐘驅(qū)動(dòng)器）選擇使用差分信號(hào)。比如，通常時(shí)鐘使用 ECL 信號(hào)或全擺幅的差分信號(hào)。對(duì)于應(yīng)用工程師，通常是在傳輸線上端接無源元件（電阻、電容和鐵氧體），來實(shí)現(xiàn)傳輸線與負(fù) 載間的阻抗匹配。端接策略的選擇應(yīng)該是對(duì)增加元件數(shù)目、開關(guān)速度和功耗的折中。端接串聯(lián)電阻 R或 RC電路，應(yīng)該盡量靠近激勵(lì)端或接收端，并獲得阻抗匹配，同時(shí)，電阻 R（如 10Ω）可以消耗掉邏輯電路的無用直流功率，電容（如 39PF）可以在滿足開關(guān)速度的條件下削弱阻尼振蕩強(qiáng)度，但同時(shí)須仔細(xì)選擇該電容，防止其引腳電感引起的振蕩（ ringing）。 合理布線 合理布線很重要，設(shè)計(jì)者應(yīng)該不違背一般的原