【文章內(nèi)容簡(jiǎn)介】 elay Tsetup， (我們可以回顧一下前面講過(guò)的建立和保持時(shí)間的概念，就可以理解為什么公式最后要加上一個(gè) Tdelay)由以上分析可知：最小時(shí)鐘周期： T=Tco Tdelay Tsetup 最快時(shí)鐘頻率 F=1/T PLD 開(kāi)發(fā)軟件也正是通過(guò)這個(gè)公式來(lái)計(jì)算系統(tǒng)運(yùn)行速度 Fmax 注：在這個(gè)邏輯圖中有個(gè)參數(shù)： Tpd,即時(shí)鐘的延時(shí)參數(shù)，我們?cè)趧偛抛鰰r(shí)間分析的時(shí)候，沒(méi)有提這個(gè)參數(shù)， (如果使用 PLD 的全局時(shí)鐘型號(hào)， Tpd 可以為0，如果是普通時(shí)鐘，則不為 0)。所以如果考慮到時(shí)鐘的延時(shí)，精確的公式應(yīng)該是 T=Tco Tdelay TsetupTpd。當(dāng)然以上全部分析的都是器件內(nèi)部的運(yùn)行速度，如果考慮芯片 I/O 管腳延時(shí)對(duì)系統(tǒng)速度的影響，那么還需要加一些修正。 由于 Tco、 Tsetup 是由具體的器件和工 藝決定的，我們?cè)O(shè)計(jì)電路時(shí)只可以改變 Tdelay。所以縮短觸發(fā)器間組合邏輯的延時(shí)是提高同步電路速度的關(guān)鍵。由于一般同步電路都不止一級(jí)鎖存 (如圖 3)，而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿(mǎn)足最大延時(shí)要求，縮短最長(zhǎng)延時(shí)路徑，才可提高電路的工作頻率。 如圖 2 所示：我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這樣可以提高電路的工作頻率。這也是所謂 流水線(xiàn) (pipelining)技術(shù)的基本原理。 對(duì)于圖 3的上半部分，它時(shí)鐘頻率受制于第二個(gè)較大的組合邏輯的延時(shí)，通過(guò)適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，可以避免在兩個(gè)觸 發(fā)器之間出現(xiàn)過(guò)大的延時(shí)，消除速度瓶頸。 FPGA/CPLD 開(kāi)發(fā)軟件中也有一些參數(shù)設(shè)置，通過(guò)修改這些設(shè)置，可以提高編譯 /布局布線(xiàn)后系統(tǒng)速度，但是根據(jù)經(jīng)驗(yàn)這種速度的提高是很有限的，假如按照要求我們需要設(shè)計(jì)一個(gè)可以工作到 50MHz 的系統(tǒng)，實(shí)際布局布線(xiàn)器報(bào)告出來(lái)的 Fmax 只有 40MHz，此時(shí)如果我們使用布局布線(xiàn)器的設(shè)置選項(xiàng)最多可以提高到45MHz，這還是運(yùn)氣比較好的情況。而且你必須了解這些選項(xiàng)的含義、使用背景等。 其實(shí)在一個(gè)設(shè)計(jì)里影響速度的瓶頸經(jīng)常只會(huì)有幾條，我們將延時(shí)最大的路徑稱(chēng)作關(guān)鍵路徑。當(dāng)設(shè)計(jì)的運(yùn)行速度不符合 系統(tǒng)設(shè)計(jì)要求的時(shí)候我們可以首先找到不能滿(mǎn)足要求的關(guān)鍵路徑，按照上述的方法將關(guān)鍵路徑上的組合邏輯拆分成多個(gè)中間用觸發(fā)器隔開(kāi)，這樣很容易就可以從根本上提升系統(tǒng)的運(yùn)行速度了。 有的設(shè)計(jì)在設(shè)計(jì)開(kāi)始就知道那部分電路會(huì)產(chǎn)生比較大的組合邏輯，導(dǎo)致速度瓶頸的產(chǎn)生，那么就應(yīng)該在開(kāi)始就想好解決辦法。比如現(xiàn)在設(shè)計(jì)需要產(chǎn)生一個(gè) 32 位的加法器，并且要求能夠工作在 50MHz。根據(jù)經(jīng)驗(yàn)直接用 32 位加法器肯定是達(dá)不到 50MHz 的要求的，這時(shí)我們可以將其分成 3 個(gè) 12 位計(jì)數(shù)器來(lái)操作，后面的計(jì)數(shù)器只要將前面計(jì)數(shù)器結(jié)果的高位 (進(jìn)位位 )相加就可以了 。 下面是原來(lái)在寬帶接入服務(wù)器設(shè)計(jì)中的流量統(tǒng)計(jì)單元中的 32 位加法器的描述： flow count element temporary puting 12 bits adder process(Count_0_en,count_buffer,Len,Carry_0_0,Carry_0_1) begin case Count_0_en is 1st Step addition(10 downto 0)(10 downto 0) when001=add_12_a_0=(39。039。amp。count_buffer(0)(10 downto 0))； add_12_b_0=(39。039。amp。Len(10 downto 0))； 2nd Step addition(21 downto 11)Carry_0_0 when010=add_12_a_0=(39。039。amp。count_buffer(0)(21 downto 11))； add_12_b_0=(00000000000amp。Carry_0_0)； 3rd Step addition(31 downto 22)Carry_0_1 when100=add_12_a_0=(00amp。count_buffer(0)(31 downto 22))； add_12_b_0=(00000000000amp。Carry_0_1)； when others=add_12_a_0=(others=39。X39。)； add_12_b_0=(others=39。X39。)； end case； end process； 12 bits adder add_12_result_0=add_12_a_0 add_12_b_0； Bytes Count process(RST,CLK_25MHz,IO,OE_bar,data_sel,Count_0_en) begin if(RST=39。139。)thensystem Reset count_buffer(0)=(others=39。039。)； Carry_0_0=39。039。； Carry_0_1=39。039。； Carry_0_2=39。039。； elsif(CLK_25MHz39。event and CLK_25MHz=39。039。)then if(OE_bar=39。039。and data_sel=39。039。)then count_buffer(0)=IO； Carry_0_2=39。039。； else case Count_0_en is 1st Step addition(10 downto 0)(10 downto 0) when001=count_buffer(0)(10 downto 0)=add_12_result_0(10 downto 0)； Carry_0_0=add_12_result_0(11)； first step carry 2nd Step addition(21 downto 11)Carry_0_0 when010=count_buffer(0)(21 downto 11)=add_12_result_0(10 downto 0)； Carry_0_1=add_12_result_0(11)； Second step carry 3rd Step addition(31 downto 22)Carry_0_1 when100=count_buffer(0)(31 downto 22)=add_12_result_0(9 downto 0)； Carry_0_2=add_12_result_0(10)； Third step carry when others=Carry_0_2=39。039。； end case； end if； end if； end process； 信號(hào)輸出 當(dāng)你需要將 FPGA/CPLD 內(nèi)部的信號(hào)通過(guò)管腳輸出給外部相關(guān)器件的時(shí)候，如果不影響功能最好是將這些信號(hào)通過(guò)用時(shí)鐘鎖存后輸出。因?yàn)橥ǔＧ闆r下一個(gè)板子是工作于一種或兩種時(shí)鐘模式下，與 FPGA/CPLD 相連接的芯片的工作時(shí)鐘大多數(shù)情形下與 FPGA 的時(shí)鐘同源，如果輸出的信號(hào)經(jīng)過(guò)時(shí)鐘鎖存可以起到如下的作用： ?容易滿(mǎn)足芯片間信號(hào)連接的時(shí)序 要求； ?容易滿(mǎn)足信號(hào)的建立保持時(shí)間； 如上圖所示，比如 FPGA/CPLD 在 CLK 的時(shí)鐘沿 1 鎖存一個(gè)信號(hào)得到 SIG 所示的波形， SIG 信號(hào)需要給另外的一個(gè)與其接口的芯片，那么該芯片將一定會(huì)在 CLK 的時(shí)鐘沿 2 正確采樣到 SIG 信號(hào)。但是如果該信號(hào)在 FPGA/CPLD 中輸出的時(shí)候不是用時(shí)鐘沿鎖存的，那將有可能出現(xiàn) SIG1/SIG2 所示的時(shí)序關(guān)系，則與其接口的芯片在時(shí)鐘沿 2處采樣該信號(hào)的時(shí)候有可能出現(xiàn)建立保持時(shí)間不滿(mǎn)足要求而出現(xiàn)采樣不可靠、沿打沿等情況。另外通過(guò)組合邏輯輸出還有可能出現(xiàn)毛刺的情況。所有這些不規(guī)范的設(shè)計(jì)