【文章內(nèi)容簡(jiǎn)介】 方案 實(shí)現(xiàn)串行通信主要需要完成三部分工作： （ 1） 將串口電壓轉(zhuǎn)換成設(shè)備電路板的工作電壓，即實(shí)現(xiàn) RS232 電平和TTL/CMOS 電平的轉(zhuǎn)換。 （ 2）接收并校驗(yàn)串行的數(shù)據(jù)，將數(shù)據(jù)變成并行的數(shù)據(jù)并提供給處理器處理。 （ 3）接收并行數(shù)據(jù)并轉(zhuǎn)換成串行數(shù)據(jù)供串行端口發(fā)送。 11 第三章 EDA 技術(shù)及 FPGA 的概述 EDA(Electronic Design Automation)工程就是以計(jì)算機(jī)為工作平臺(tái)， EDA軟件工具為開發(fā)環(huán)境，以硬件描 述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程器件為實(shí)驗(yàn)載體，以 ASIC、 SOC 芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。 EDA 技術(shù)發(fā)展歷程 EDA 技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì) (Computer Assist Design， 簡(jiǎn)稱 CAD)、 計(jì)算機(jī)輔助工程設(shè)計(jì) (Compute Assist Engineering，簡(jiǎn)稱 CAE)和電子設(shè)計(jì)自動(dòng)化 (E1ectronic Design Automation，簡(jiǎn)稱 EDA)三個(gè)發(fā)展階段。 CAD 階段 第一階段（ 20 世紀(jì) 60 年代中期 — 20 世紀(jì) 80 年代初期），是 EDA 技術(shù)發(fā)展的初期，由于 PCB 布圖布線工具受到計(jì)算機(jī)工作平臺(tái)的制約，己無(wú)法滿足設(shè)計(jì)精度和效率的要求。因此工程師們開始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)(Computer Aided Design， CAD)，產(chǎn)生了第一代 EDA 工具。該階段的特征是采用小型計(jì)算機(jī)，軟件功能為交互式圖形編輯、設(shè)計(jì)規(guī)則檢查。第一代 EDA 工具用于集成電路的版圖設(shè)計(jì)。 CAE階段 第二階段（ 20 世紀(jì) 80 年代中期 — 20 世紀(jì) 90 年代初期），隨 著計(jì)算機(jī)和集成電路的法展，出現(xiàn)了以計(jì)算機(jī)仿真和自動(dòng)布線為核心技術(shù)的第二代 EDA 工具。產(chǎn)生了計(jì)算機(jī)輔助制造 (Computer Aided Manufacturing， CAM)、計(jì)算機(jī)輔助測(cè)試 (Computer Aided Test CAT) 和計(jì)算機(jī)輔助工程 (Computer Aided Engineering CAE)等概念。第二代 EDA 工具的主要特征是以邏輯模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心。此工具主要用來(lái)解決電路設(shè)計(jì)沒有完成之前的功能檢測(cè)等問題。 12 EDA階段 20 世紀(jì) 90 年代 以來(lái)，設(shè)計(jì)師逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從電路級(jí)電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開發(fā) (即片上系統(tǒng)集成 )，因此 EDA 工具是以系統(tǒng)設(shè)計(jì)為核心，包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)級(jí)綜合，系統(tǒng)仿真與測(cè)試驗(yàn)證，系統(tǒng)劃分與指標(biāo)分配，系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計(jì)自動(dòng)化工具。 EDA工具不僅具有電子系統(tǒng)設(shè)計(jì)的能力，而且能提供獨(dú)立于工藝和廠家的系統(tǒng)級(jí)設(shè)計(jì)能力，具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段。例如：提供方框圖、狀態(tài)圖和流程圖的編輯能力，具有適合層次描述和混合信號(hào)描述的硬件描述語(yǔ)言 (如 VHDL、 AHDL 或verilog— HDL)，同時(shí) 含有各種工藝標(biāo)準(zhǔn)元件庫(kù)。第三代 EDA 工具可以使電子系統(tǒng)工程師在不熟悉各種半導(dǎo)體廠家和各種半導(dǎo)體工藝的情況下，完成電子系統(tǒng)的設(shè)計(jì)。 EDA 技術(shù)的基本特征及優(yōu)勢(shì) 現(xiàn)代 EDA 技術(shù)的基本特征是采用高級(jí)語(yǔ)言描述，具有系統(tǒng)級(jí)仿真和綜合能力。傳統(tǒng)手工設(shè)計(jì)方法對(duì)復(fù)雜電路的設(shè)計(jì)調(diào)試?yán)щy；在設(shè)計(jì)過程中對(duì)出現(xiàn)的錯(cuò)誤進(jìn)行查找和修改十分不便；不易管理在設(shè)計(jì)過程中產(chǎn)生的大量文檔；并且必須在設(shè)計(jì)完成后或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)，而 EDA 技術(shù)與其相比有著很大的優(yōu)勢(shì)：采用硬件描述語(yǔ)言，有利于復(fù)雜系統(tǒng)的設(shè)計(jì)；具有強(qiáng)大的系統(tǒng)建模和電路仿真功能；具有自主的知識(shí)產(chǎn)權(quán)；其開發(fā)技術(shù)更標(biāo)準(zhǔn)化和規(guī)范化；全方位的利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)；對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。 傳統(tǒng)的電路設(shè)計(jì)采用的是自底向上的設(shè)計(jì)方法，而 EDA 技術(shù)采用一種自頂向下的設(shè)計(jì)方法。所謂“自頂向下”法就是設(shè)計(jì)者首先從整體上規(guī)劃整個(gè)系統(tǒng)的功能和性能，然后將系統(tǒng)劃分為規(guī)模較小、功能較為簡(jiǎn)單的局部模塊，并確立它們之間的相互關(guān)系，這種劃分過程可以不斷地進(jìn)行下去，直到劃分得到的單元可以映射到物理實(shí)現(xiàn)。圖 321所示的是自頂向下與自底向上的設(shè)計(jì)比較。 13 圖 321 自頂向下與自底向上的設(shè)計(jì)比較 自底向上的設(shè)計(jì)方法就是首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或原件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的結(jié)構(gòu)和要求，將它們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。以此流程逐步向上遞推，直到完成整個(gè)目標(biāo)系統(tǒng)的設(shè)計(jì)。它可以用來(lái)解決系統(tǒng)最底層硬件的可獲得性和功能特性方面的諸多細(xì)節(jié)問題，不過在整個(gè)逐級(jí)設(shè)計(jì)和測(cè)試過程中，有時(shí)可能會(huì)出現(xiàn)目標(biāo)器件的更換、某些技術(shù)指標(biāo)不滿足要求或提高運(yùn)行速度等問題。因此，傳統(tǒng)的自底向上的設(shè)計(jì)方法是一種低效、低可 靠性、且成本高昂的設(shè)計(jì)方法。而自頂而下的設(shè)計(jì)方法使系統(tǒng)被分成各個(gè)模塊的集合，然后將每個(gè)獨(dú)立模塊指派給不同的工作小組讓其分工合作，最后將不同的模塊集合成一整體系統(tǒng)模型，并對(duì)其進(jìn)行綜合測(cè)試和評(píng)價(jià)。這樣一來(lái)系統(tǒng)性能參數(shù)將得到進(jìn)一步的細(xì)化與確認(rèn)，并隨時(shí)可以根據(jù)需要加以調(diào)整，從而可保證設(shè)計(jì)結(jié)果的正確性，縮短設(shè)計(jì)周期，設(shè)計(jì)規(guī)模越大，這種設(shè)計(jì)方法的優(yōu)勢(shì)越明顯。 MAX+plus II 軟件介紹 MAX+PLUX II 開發(fā)工具是 Altera 自行設(shè)計(jì)的 EDA 軟件， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 MAX+PLUX II 界面友好，使用便捷，被認(rèn)為是最易用易學(xué)的 EDA(Electronic Design Automation)軟件，可不需要第三方軟件，支持 3萬(wàn)門以下所有設(shè)計(jì)。如圖 431所示。在 MAX+PLUX II 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 用系統(tǒng)級(jí)行為描述表達(dá)一個(gè)包輸入輸出的頂層模塊，同時(shí)完成整個(gè)系統(tǒng)的模擬與性能分析 由 EDA 綜合工具完成到工藝的映射 將系統(tǒng)劃分為各個(gè)功能模塊，每個(gè)模塊由更細(xì)化的行為描述表達(dá) 由各個(gè)功能模塊連成一個(gè)完整系統(tǒng) 由邏輯單元組成各個(gè)獨(dú)立的功能模塊 由基本門組成各個(gè)組合與時(shí)序邏輯單元 自頂向下（ Topdown） 自底向上（ Bottomup） 進(jìn)行整 個(gè)系統(tǒng)的測(cè)試與性能分析 14 圖 331 MAX+PLUX II 軟件的集成電路 MAX+PLUX II 被普片認(rèn)為是最優(yōu)秀的 PLD 開發(fā)平臺(tái)之一，適合開發(fā)中小規(guī)模PLD/FPGA MAX+PLUX II 軟件的設(shè)計(jì)流程：輸入設(shè)計(jì)項(xiàng)目和存盤；編輯文本文件；將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件 Project；選擇目標(biāo)器件進(jìn)行編譯；波形編譯；時(shí)序仿真；引腳鎖定；編程下載。打開 MAX+PLUX II，執(zhí)行菜單 File New 命令，彈出如圖332 所示的新建文件對(duì)話框。 圖 332 新建文件對(duì)話框 MAX+PLUX II 將用戶所設(shè)計(jì)的電路原理圖或電路描述轉(zhuǎn)變?yōu)?CPLD/FPGA 內(nèi)部的基本邏輯單元，寫入芯片中，從而實(shí)現(xiàn)用戶所設(shè)計(jì)的電路。它的功能描述如圖333 所示 15 圖 333 MAX+PLUX II 的功能描述 MAX+PLUX II 的具體功能如圖 334 所示 圖 334MAX+PLUX II 具體功能 MAX+plus II開發(fā)系統(tǒng)的特點(diǎn) （ 1）開放的界面 MAX+plus II 支持與 Cadence, Exemplarlogic, Mentor Graphics, Synplicty, Viewlogic 和其它公司所提供的 EDA 工具接口。 （ 2）與結(jié)構(gòu)無(wú)關(guān) MAX+plus II 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、MAX9000、 MAX7000、 MAX5000 和 Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 （ 3）完全集成化 輸入設(shè)計(jì) MAX+PLUX II CPLD/FPGA實(shí)現(xiàn) 設(shè)計(jì)輸入 項(xiàng)目編譯 項(xiàng)目校驗(yàn) 器件編程 MAX+PLUX II 文本編輯器 MAX+PLUX II 圖形編輯器 編譯器網(wǎng)表提取器 數(shù)據(jù)庫(kù)建庫(kù)器 邏輯綜合器 適配 MAX+PLUX II 時(shí)序分析器 MAX+PLUX II 編程 器 MAX+PLUX II 信息處理器和層次顯示 16 MAX+plus II 的設(shè)計(jì)輸入、處理與校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期。 ( 4 ) 豐富的設(shè)計(jì)庫(kù) MAX+plus II 提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MacroFunction）。 ( 5 ) 模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。 ( 6 ) 硬件描述語(yǔ)言（ HDL） Max+plus II 軟件支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、 Verilog、 HDL和 Altera 自己的硬件描述語(yǔ)言 AHDL。 ( 7 ) Opencore 特征 Max+plus II 軟件具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。 . 項(xiàng)目編譯 使用編譯器 MAX+PLUSII 編譯設(shè)計(jì)項(xiàng)目時(shí)，編譯器將進(jìn)行設(shè)計(jì)錯(cuò)誤檢查、網(wǎng)表提取、邏輯綜合和器件適配等。從圖 345可見該項(xiàng)目設(shè)計(jì)正確，且該軟件自動(dòng)為該項(xiàng)目選取 FLEX10K 系列器件 EPF10K10LC84 芯片。 圖 345 VHDL 源代碼編譯過程 系統(tǒng)自動(dòng)通知應(yīng)選擇的下載器件 編譯過程 編譯成功 17 項(xiàng)目仿真 仿真的主要作用是驗(yàn)證工程的邏輯操作與時(shí)延的正確性。由于本例的數(shù)字系統(tǒng)是一個(gè)小規(guī)模的數(shù)字系統(tǒng)，無(wú)需進(jìn)行代碼級(jí)的功能仿真。圖中的仿真是在邏輯綜合 、器件劃分、適配之后進(jìn)行的，只對(duì)邏輯綜合后符合規(guī)則的接點(diǎn)進(jìn)行仿真，其過程考慮了器件的物理結(jié)構(gòu)造成的延時(shí)，因此屬于時(shí)序仿真。 運(yùn)行仿真器，執(zhí)行菜單 MAX+PLUSⅡ /Simulator 命令，單擊彈出的仿真器窗口的 Start 按鈕，對(duì)話框中會(huì)顯示“ 0 errors, 0 warnings” 。如果沒有變化，看看是否因?yàn)轱@示比例太大，可以單擊圖左邊工具欄的縮小按鈕或顯示全部按鈕。 當(dāng)仿真器結(jié)束工作時(shí)，單擊 Open SCF 按鈕，將看到仿真結(jié)果。 使用 MAX+PLUSⅡ開發(fā)軟件的波形編輯器直接畫出輸入激勵(lì)波形，啟動(dòng)仿真器，得到顯示模擬仿真的結(jié)果。 18 第四章 UART 方案設(shè)計(jì) UART 實(shí)現(xiàn)原理 UART 主要由 UART 內(nèi)核、信號(hào)監(jiān)測(cè)器、移位寄存器、波特率發(fā)生器，計(jì)數(shù)器、總線選擇器和奇偶校驗(yàn)器總共 7 個(gè)模塊組成，如圖 所示 圖 UART 實(shí)現(xiàn) 原理圖 UART 各個(gè)模塊的功能如下 : 1． UART 內(nèi)核模塊 UART 內(nèi)核模塊是整個(gè)設(shè)計(jì)的核心。在數(shù)據(jù)接收時(shí)， UART 內(nèi)核模塊負(fù)責(zé)控制波特率發(fā)生器和移位寄存器，使得移位寄存器在波特率是中的驅(qū)動(dòng)下同步地接收并且保存 RS232接收端口的串行數(shù)據(jù)。在數(shù)據(jù)發(fā)送時(shí)， UART 內(nèi)核模塊首先根據(jù)待發(fā)送的數(shù)據(jù)和奇偶校驗(yàn)位的設(shè)置產(chǎn)生完整的發(fā)送序列（包括起始位、數(shù)據(jù)位、奇偶校驗(yàn)位和停止位），之后控制移位寄存器將序列加載到移位寄存器的內(nèi)部寄存器里，最后再控制波特率發(fā)生器驅(qū)動(dòng)移位寄存器將數(shù)據(jù)串行輸出。 2．信號(hào)監(jiān)測(cè)模塊 信號(hào) 監(jiān)測(cè)模塊用于對(duì) RS232 的輸入信號(hào)（經(jīng)過電平轉(zhuǎn)換后的邏輯信號(hào)）進(jìn)行實(shí)時(shí)的檢測(cè)，一旦發(fā)現(xiàn)新的數(shù)據(jù)則立即通知 UART 內(nèi)核。 3．移位寄存器模塊 移位寄存器模塊的作用是存儲(chǔ)輸入或者輸出的數(shù)據(jù)。當(dāng) UART 接收 RS232 19 輸入時(shí)，移位寄存器在波特率模式下采集 RS232 輸入信號(hào)，并且保存結(jié)果；當(dāng)UART 進(jìn)行 RS232輸出時(shí)， UART 內(nèi)核首先將數(shù)據(jù)加載到移位寄存器內(nèi)，再使移位寄存器在波特率模式下將數(shù)據(jù)輸出到 RS232 輸出端口上。 4．波特率發(fā)生模塊 由于 RS232傳輸必定是工作在某種波特率下，比如 9600，為了 便于和 RS232總線同步，需要產(chǎn)生符合 RS232 傳輸波特率的時(shí)鐘。 5．奇偶校驗(yàn)?zāi)K 奇偶校驗(yàn)?zāi)K的功能是根據(jù)奇偶校驗(yàn)的設(shè)置和輸入