【文章內(nèi)容簡介】 級別的邏輯設計，方便地進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析和邏輯集合。 Verilog HDL 用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并且可以在相同描述中顯式地進行時序建模。 Verilog HDL 硬件描述語言的主要描述能力可以概括為下述幾點： 1） 、設計的行為特性； 2）、設計的數(shù)據(jù)流特性； 3）、設計的結構組成以及包含響應監(jiān)控； 4）、設計驗證方面的時延和波形產(chǎn)生機制。 所有這些 都使用的是同一種建模語言。此外， Verilog HDL 語言還提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計的外部來訪問設計，同時也包括模擬的具體控制和運行。 Verilog HDL 語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種編程語言編寫的模型能夠使用 Verilog 仿真器進行驗證。語言從 C編程語言中繼承了 多種操作符和結構。 Verilog HDL 提供了擴展的建模能力，其中有許多擴展在最初的時候很難理解，但是 Verilog HDL 語言的核心子集非常易于學習和使用，這對我 們大多數(shù)建模應用來說已經(jīng)足夠了。當然完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。 Verilog HDL 硬件描述語言也有許多優(yōu)點：它是一種簡潔清晰、功能強大、容易掌握、便于學習的硬件描述語言，只要有 C語言的編程基礎，在了解了 verilog 的基本語法、建模方式等以后，再輔之上機操作，就能很快的掌握這一新的設計技術。 Verilog HDL 硬件描述語言的歷史 Verilog HDL 硬件描述語言最初是在 1983 年由 GDA（ Gateway Design Automation）公司的 Philip 創(chuàng)新而成。它是為該公司的模擬器產(chǎn)品而開發(fā)出的一款硬件描述語言。當時， Verilog HDL 語言只是一種專用語言，由于他們的模擬、仿真器產(chǎn)品的廣泛使用， Verilog HDL 作為一種便捷且實用的語言逐漸的被眾多設計者接受。因而，在一次努力增加語言普及性的活動中， Verilog HDL 語言于 1990 年被推向了大眾領域。 OVI（ Open Verilog International )是促進 Verilog 發(fā)展的國際性組織。在 1992 年的時候， OVI 決定致力于推廣 Verilog OVI 標準成為 IEEE 標準。這一努力最終獲得了成功。 Verilog 語言于是在 1995 年成為了 IEEE 標準，稱為： IEEE Std 13641995，從此 Verilog 語言成了一種極具競爭力的御用數(shù)字電路于系統(tǒng)設計的硬件描述語言。 于 20xx 年 10 月 1 日，我國正式實施了《集成電路 /計算機硬件描述語言 Verilog》（國家標準編號為 GB/T18349— 20xx）。 Verilog HDL 硬件描述語言的主要能力 Verilog HDL 硬件描述語言的主要能力有很多，下面將會具體給予介紹。 ? 基本邏輯門，例如： and 、 or 、 nand 等都內(nèi)置在語言中。 ? 用戶定義原語（ UDP）創(chuàng)建的靈活性 —— 用戶定義的原語既可以是組合邏輯原語，也可以是邏輯時序原語。 ? 開關級基本結構模型，例如： pmos 、 nmos 等也均被內(nèi)置于語言中。 ? 提供顯式語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。 ? 可以采用三種不同方式或混合方式對設計建模 —— 包括： 行為描述方式，即：使用過程化結構建模； 數(shù)據(jù)流方式，即：使用連續(xù)賦值語句方式建模； 結構化方式，即：使用門和模塊實例語句描述建模。 13 ? Verilog HDL 中有兩類數(shù)據(jù)類型 —— 線網(wǎng)數(shù)據(jù)類型和寄存 器數(shù)據(jù)類型。線網(wǎng)類型表示構件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 ? 能夠描述層次設計，可使用模塊實例結構描述任何層次。 ? 設計的規(guī)模可以是任意的，語言不對設計的規(guī)模大小施加任何限制。 ? Verilog HDL 不再是某些公司的專用語言而是 IEEE 標準。 ? 人和機器都可以閱讀 Verilog 語言，因此它可作為 EDA的工具和設計者之間的交互語言。 ? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機制進一步擴展。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設計者與模擬器交互的例程 集合。 ? 設計者能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RTL）到算法級，包括進程和隊列級。 ? 能夠使用內(nèi)置開關級原語在開關級對設計完整建模。 ? 同一語言可用于生產(chǎn)模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。 ? Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設計的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 ? 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設計描述，而且能夠在體系結構級描述及其算法級行為上進行設計描述。 ? 能夠使用門和模塊實例化語句在結構級進行結構描述。 ? Verilog HDL 的混合方式建模能力 即在一個設計中每個模塊均可以在不同 層次上進行建模，如右圖所示。 ? Verilog HDL 還具有內(nèi)置邏輯函數(shù)， 例如按位于（ amp。）和按位或（丨）。 ? 可以顯式地對并發(fā)和定時進行建模。 ? 提供強有力的文件讀寫能力。開關 算法 開關 門 RTL 門 14 ? 對高級編程語言結構 —— 條件語句、情況語句、循環(huán)語句，語言中都可以使用。 ? 語言在特定的情況下是非確定性的 —— 即，在不同的模擬器上模型可以產(chǎn)生不同的結果，例如事件隊列上的事 件順序在標準中沒有定義。 Verilog HDL 語法及語句 Verilog HDL 語言基本要素 Verilog HDL 語言基本要素包括：標識符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務、系統(tǒng)函數(shù)。 標識符 標識符是模塊、寄存器、端口、連線等元素的名字。標識符的規(guī)定與 C語言類似。在 Verilog HDL 語言中，每個胸函數(shù)的任務面前都有一個個特殊標識符 $加以確認。在 Verilog HDL 中字符數(shù)不能多于 1024 個，大小寫字母是不同的。轉義標識符（以反斜杠開始）中可包含任意的可打印字符，以空白結尾。 在 Verilog HDL 定義了一系列的保留字，這些保留字稱之為關鍵詞，它僅用于某些上下文中。只有小寫的關鍵詞才是保留字。例如，標識符 always（這是個關鍵詞）與標識符 ALWAYS(非關鍵詞 )是不同的。另外，轉義標識符與關鍵詞并不完全相同。標識符 \initial 與標識符 initial（這是個關鍵詞）不同。 注釋 在 Verilog HDL 語言中有兩種形式的注釋。 /*第一種形式：可以擴展至 多行 */ // 第二種形式：在本行結束 。 格式 Verilog HDL 區(qū)分大小寫。也就是說大小寫 不同的標識符是不同的。此外， Verilog HDL 是自由格式的，即結構可以跨越多行編寫，也可以在一行內(nèi)編寫。白空（新行、制表符和空格）沒有特殊意義。例如： initial begin Top = 3`b001。2 Top = 3`b011。 end 和下面指令一樣： initial begin Top = 3`b001。 2 Top = 3`b011。 15 end 系統(tǒng)任務和函數(shù) 以 $字符開始的標識符表示系統(tǒng)任務或系統(tǒng)函數(shù)。任務提供了一種封裝行為的機制。這種機制可在設計的不同部分被調(diào)用。任務可以返回 0 個或 多個值。函數(shù)除只能返回一個值以外與任務相同。此外，函數(shù)在 0 時刻執(zhí)行，即不允許延遲，而任務可以帶有延遲。 編譯指令 以 `（反引號）開始的某些標識符是編譯器指令。在 Verilog HDL 語言編譯時，特定的編譯器指令在整個編譯過程中有效（編譯過程可跨越多個文件），直到遇到其他的不同編譯程序指令。完整的標準編譯器指令如下： `define， `undef `resetall `ifdef， `else， `endif `default_type `include `timescale `unconnected_drive， `nounconnected_drive `celldefine， `endcelldefine 值集合 Verilog HDL 有下列四種基本的值： 1)、 0：邏輯 0 或“假”； 2）、 1：邏輯 1 或“真 ； 3）、 x：未知； 4）、 z：高阻。注意這四種值的解釋都內(nèi)置于語言中。如一個為 z的值總是意味著高阻抗，一個為 0的值通常是指邏輯 0。在門的輸入或一個 表達式中的為“ z”的值通常解釋成“ x”。此外， x 值和 z值都是不分大小寫的，也就是說，值 0x1z 與值 0X1Z 相同。 Verilog HDL 中的常量是由以上這四類基本值組成的。 Verilog HDL 中有三類常量： 1）、整型； 2)、實數(shù)型； 3）、字符串型。下劃線符號（ _）可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒有意義。它們能用來提高易讀性；唯一的限制是下劃線符號不能用作為首字符。 其中整數(shù)型可以按照兩種方式書寫： 1）、簡單十進制格式； 2）、基數(shù)格式。實數(shù)型也可按兩種方式書寫，其分別是： 1）、十進制計數(shù)法； 2）、科學計數(shù)法。 數(shù)據(jù)類型 Verilog HDL 的數(shù)據(jù)類型有兩大類，分別為線網(wǎng)型和寄存器型。其中線網(wǎng)型（ type）它表示 Verilog 結構化元件間的物理連線，其值由驅(qū)動元件值決定，若無驅(qū)動元件接到線網(wǎng)，則線網(wǎng)缺省值為 z。寄存器型（ register type）它則表示的是一個抽象的數(shù)據(jù)存儲單元，只能在 always 語句以及initial 語句中被賦值，且其值從一個賦值到另一個賦值均被保存下來，缺省值為 x。 線網(wǎng)型也包括了很多線網(wǎng)子類型，如： wire， tri， wor， trior， wand，triand， trireg， tril， trio， supply0， supply1。同樣，寄存器型也包含很多不同類型，有 5種，即： reg， integer， time， real， realtime。 參數(shù) 參數(shù)是一個常量，通常用于定義時延和變量的寬度。其中，使用參數(shù)說明的參數(shù)其值只能被賦予一次。同時參數(shù)的值也可以在編譯的時候被改變，其方法可以通過使用參數(shù)定義語句通過在模塊初始化語句中定義參數(shù)值。 Verilog HDL 標準操作符 Verilog HDL 的操作符數(shù)量有很多，下面我們將一一列舉。 ? 算術操作：加或正值（＋） 、減或負值（－ ）、乘（＊）、除（／）、取模（％）； ? 賦值操作：賦值（＝）、非阻塞賦值（＜＝）； ? 關系操作：大于（＞）、小于（＜）、大于等于（＞＝）、小于等于（＜＝）； ? 邏輯操作：邏輯與（＆＆）、邏輯或（ ||）、邏輯取反（！）； ? 條件操作：條件操作（？：）； ? 位 操 作：按位取反（～）、按位或（ |）、按位異或（∧）、按位與（＆）、按位異或非（∧～或～∧）； ? 移位操作：左移（＜＜）、右移（＞＞）； ? 等式操作：邏輯等（＝＝）、邏輯不等（?。剑?、 case 等（＝＝＝）、 case不等（?。剑剑剑?； ? 縮減操作：縮減與（＆）、縮減與非（ ～＆）、縮減或（丨）、縮減或非（～丨）、縮減異或（∧）、縮減異或非（～∧或∧～）； ? 拼接操作：拼接（｛，｝）； 這些操作符的優(yōu)先級別為：單操作符 —— ！，＆， ＆，丨，～丨，∧，～∧，＋，－，～級別最高，為１級；＊，／，％為 2級；＋，－為 3 級；＜＜，＞＞為 4 級；＜，＜＝，＞，＞＝為 5級；＝＝，?。?，＝＝＝，?。剑綖?6級；＆，～＆，∧，～∧為 7級；丨，～丨為 8級；＆＆為 9級； ||為 10級；？：為 11 級。在表達式中它們的結合性是 —— 從左向右（？：除外）。 Verilog HDL 語言的基本語句 Verilog HDL 語言的語句一共有四種重要語句，分別為：賦值語句、塊語句、條件語句、循環(huán)語句。下面將分別進行介紹： 賦值語句 賦值語句有