【正文】 我們不僅更好地理解所學(xué)的理論知識(shí)，更重要的是把知識(shí)從書中提煉出來(lái)運(yùn)用到生活中，這是一種質(zhì)的飛躍。在此狀態(tài)下，電路輸出 Z=0，這時(shí)可能的輸 入有 A=0 和 A=1 兩種情況。 2確定移存器的九個(gè)獨(dú)立狀態(tài)。 原始狀態(tài)表通常不是最小化狀態(tài)表 ， 它往往包括多余的狀態(tài) ， 因此必須首先對(duì)它進(jìn)行簡(jiǎn)化 。北京，電子工業(yè)出版社， 20xx年 4 黃智偉等。它的主要功能是 :將一個(gè)指定的序列從數(shù)字碼流中識(shí)別出來(lái)。序列檢測(cè)器在數(shù)據(jù)通訊、雷達(dá)遙測(cè)等領(lǐng)域中用于檢測(cè)步識(shí)標(biāo)志。 這些邏輯門只有單個(gè)輸出， 1個(gè)或多個(gè)輸入。 notif1 拉門（ Pull Gates）： 上拉門 —— pullup； 下拉門 —— pulldown； MOS 開關(guān)： cmos， nmos， pmos， rcmos， rpmos。Verilog 允許在同一個(gè)模塊中存在多個(gè)級(jí)別的描述。 循環(huán)語(yǔ)句 循環(huán)語(yǔ)句的作用是用來(lái)控制執(zhí)行語(yǔ)句的執(zhí)行次數(shù)，其形式可以分為四種： 1）、 forever—— 連續(xù)執(zhí)行語(yǔ)句； 2）、 repeat—— 連續(xù)執(zhí)行一條語(yǔ)句 n次； 3）、 while—— 執(zhí)行一條語(yǔ)句知道某個(gè)條件被滿足的時(shí)候?yàn)橹?，若此語(yǔ)句一開始時(shí)就為假，那么這條語(yǔ)句則一次也不執(zhí)行。對(duì)于順序塊來(lái)說(shuō)，其起始時(shí)間就是第一條語(yǔ)句開始執(zhí)行的時(shí)間，結(jié)束時(shí)間就是最后一條語(yǔ)句執(zhí)行結(jié)束的時(shí)間。 塊語(yǔ)句 塊語(yǔ) 句分為兩種：一種是順序塊，用 begin_end 語(yǔ)句標(biāo)識(shí)；另一種是并行塊，用 fork_join 語(yǔ)句標(biāo)識(shí)。 Verilog HDL 標(biāo)準(zhǔn)操作符 Verilog HDL 的操作符數(shù)量有很多，下面我們將一一列舉。 數(shù)據(jù)類型 Verilog HDL 的數(shù)據(jù)類型有兩大類，分別為線網(wǎng)型和寄存器型。在門的輸入或一個(gè) 表達(dá)式中的為“ z”的值通常解釋成“ x”。 `ifdef， `else， `endif 任務(wù)可以返回 0 個(gè)或 多個(gè)值。白空（新行、制表符和空格）沒有特殊意義。例如，標(biāo)識(shí)符 always（這是個(gè)關(guān)鍵詞）與標(biāo)識(shí)符 ALWAYS(非關(guān)鍵詞 )是不同的。 Verilog HDL 語(yǔ)法及語(yǔ)句 Verilog HDL 語(yǔ)言基本要素 Verilog HDL 語(yǔ)言基本要素包括：標(biāo)識(shí)符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)、系統(tǒng)函數(shù)。 ? 能夠使用門和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。 ? Verilog HDL 語(yǔ)言的描述能力能夠通過(guò)使用編程語(yǔ)言接口（ PLI）機(jī)制進(jìn)一步擴(kuò)展。 ? 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。在 1992 年的時(shí)候， OVI 決定致力于推廣 Verilog OVI 標(biāo)準(zhǔn)成為 IEEE 標(biāo)準(zhǔn)。 Verilog HDL 提供了擴(kuò)展的建模能力，其中有許多擴(kuò)展在最初的時(shí)候很難理解，但是 Verilog HDL 語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)我 們大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠了。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。 CPLD 器件的特點(diǎn) CPLD 器件的特點(diǎn)具體可以歸納為以下幾點(diǎn)： CPLD FPGA 內(nèi)部結(jié)構(gòu) Productterm Lookup Table 程序存儲(chǔ) 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 —— EAB，鎖相環(huán) 保密性 可加密 一般不能保密 11 編程靈活； 集成度高； 設(shè)計(jì)開發(fā)周期短； 適用范圍寬； 開發(fā)工具先進(jìn)； 設(shè)計(jì)制造成本低； 對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低； 標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試，精準(zhǔn)高； 保密性強(qiáng)、價(jià)格大眾化。比較典型的就是 Altera、 Lattice、 Xilinx 世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： Altera EPM7128S (PLCC84)、 Lattice LC4128V (TQFP100)、 Xilinx XC95108 (PLCC84) 。當(dāng)我們?cè)O(shè)計(jì) CPLD 的時(shí)候基本的方法就是借助于集成開發(fā)軟件平臺(tái)，通過(guò)原理圖或者硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通 過(guò)下載電纜 /“在系統(tǒng)”編程將代碼傳送到目標(biāo)芯片中，從而實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。 三、 ISP 的實(shí)現(xiàn)方式 —— ISP 的實(shí)現(xiàn)方式有以下幾種： 基于電可擦除存儲(chǔ)單元的 EEPROM 或 Flash技術(shù) (譬如 CPLD)，特點(diǎn)是，掉電數(shù)據(jù)不丟失，但編程次數(shù)有限，編程速度慢 。 二、 ISP 技術(shù)的優(yōu)點(diǎn) —— ISP 技術(shù)的優(yōu)勢(shì)是不需要編程器就可以進(jìn)行單片機(jī)的實(shí)驗(yàn)和開發(fā)，單片機(jī)芯片可以直接焊接到電路板上，調(diào)試結(jié)束即成成品，免去了調(diào)試時(shí)由于頻繁地插入取出芯片對(duì)芯片和電路板帶來(lái)的不便。 復(fù)雜可編程邏輯器件 CPLD ISP 技術(shù)簡(jiǎn)介 ISP 即 InSystem Programming（在系統(tǒng)可編程），它是由 Lattice 公司首先對(duì)設(shè)計(jì)電路和系統(tǒng)這一問題提出來(lái)的一種最新的技術(shù)。隨著科技的進(jìn)步，電子產(chǎn)品的更新日新月異， EDA 技術(shù)作為電子產(chǎn)品開發(fā)研制的源動(dòng)力，已經(jīng)成為了現(xiàn)代電子設(shè)計(jì)的核心。 一、在教學(xué)方面：幾乎所有的理工科類，尤其是電子信息類的高等學(xué)校均開設(shè)了有關(guān) EDA 的課程。 ? 因?yàn)槠涓邔拥脑O(shè)計(jì)與器件無(wú)關(guān)，所以設(shè)計(jì)可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，使設(shè)計(jì)者設(shè)計(jì)時(shí)不受芯片結(jié)構(gòu)的約束，可以著重在適應(yīng)市場(chǎng)的方向設(shè)計(jì)產(chǎn)品，避免了傳統(tǒng)設(shè)計(jì)方法中再設(shè)計(jì) 的風(fēng)險(xiǎn)，縮短了產(chǎn)品上市的周期。 “自頂向下”及“自底向上”設(shè)計(jì)方法介紹 ———— “自頂向下”的設(shè)計(jì)方法是指從系統(tǒng)的總體要求出發(fā)，按照一定的標(biāo)準(zhǔn)將整個(gè)系統(tǒng)劃分為若干個(gè)子系統(tǒng)，然后再將各個(gè)子系統(tǒng)劃分成若干個(gè)功能模塊然后針對(duì)各個(gè)功能模塊進(jìn)行邏輯、電路設(shè)計(jì)，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量的工作可以通過(guò)計(jì)算機(jī)來(lái)完成，并且可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或者PCB 版圖的整個(gè)過(guò)程均在計(jì)算機(jī)上自動(dòng)處理完成。 EDA 技術(shù)的概念及特征 EDA 技術(shù)是伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)的設(shè)計(jì)發(fā)展起來(lái)的，至今已經(jīng)有三十多年的歷程。 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能在電路板上進(jìn)行設(shè)計(jì)，是一種搭積木式的方式，使復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難；如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便，對(duì)于集成電路而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差，只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)現(xiàn)，因而開發(fā)產(chǎn)品的周期長(zhǎng)。不光在機(jī)械制造、電子通信、航空航天領(lǐng)域有應(yīng)用，也同樣應(yīng)用于化工、礦產(chǎn)、生物制藥、軍事等各個(gè)領(lǐng)域。從而讓大家熟悉 Verilog 硬件描述語(yǔ)言的運(yùn)用，詳細(xì)了解在系統(tǒng)可編程器件的原理及其應(yīng)用方法，掌握在系統(tǒng)可編程開發(fā)軟件。 關(guān)鍵詞 : EDA 技 術(shù) ； CPLD ； Verilog 硬 件 描 述 語(yǔ) 言 ； 仿 真 目 錄 第 一 章 EDA 技術(shù) ............................................................ 1 EDA 技術(shù)簡(jiǎn)介 ......................................................... 1 EDA 技術(shù)概念及特征 ................................................... 3 EDA 技術(shù)應(yīng)用及發(fā)展趨勢(shì) ............................................... 6 第 二 章 復(fù)雜可編程邏輯器件 CPLD ............................................. 7 ISP 技術(shù)簡(jiǎn)介 ......................................................... 7 CPLD 器件原理及優(yōu)點(diǎn) .................................................. 9 第三章 Verilog HDL 硬件描述語(yǔ)言 ........................................... 11 Verilog HDL 簡(jiǎn)介 ..................................................... 11 Verilog HDL 語(yǔ)法及語(yǔ)句 ............................................... 13 Verilog 建模 ........................................................ 15 第 四 章 序列檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn) ............................................. 17 序列檢測(cè)器簡(jiǎn)介 ........................................................ 19 第五 章 設(shè)計(jì)中遇到的問題總結(jié)及體會(huì) ......................................... 19 參考文獻(xiàn) ........................................................................................................................ 20 致 謝 .................................................................... 21 1 第一章 EDA 技術(shù) EDA技術(shù)簡(jiǎn)介 什么是 EDA 技術(shù)？ EDA 即電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫。目前許多大 的公司、企事業(yè)單位以及科研部門都已經(jīng)廣泛的使用 EDA 技術(shù)。而 EDA 技術(shù)則有很大不同， 采用可編程器件，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能。其發(fā)展大致可以分為三個(gè)階段： ? 第一代： CAD 即 Computer Aided Design（計(jì)算機(jī)輔助設(shè)計(jì)），約在 20世紀(jì) 70 年代時(shí)，出現(xiàn)了可編程技術(shù)以及相應(yīng)的器件，人們開始利用計(jì)算機(jī)取代手工勞動(dòng)，使用技術(shù)及器件來(lái)輔助進(jìn)行集成電路版圖的編輯、 PCB 布局布線等工作。設(shè)計(jì)者采用的設(shè)計(jì)方法是一種高層次的“自頂向下”的全新設(shè)計(jì)方法： 這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。系 統(tǒng) 子系統(tǒng) 功 能 模 塊 邏輯、電路 5 “頂”，即系統(tǒng)行為模型，也就是系統(tǒng)的頂層器件；“向下”，即系統(tǒng)逐層分為子系統(tǒng)（元件和子元件）。 ? 由于系統(tǒng)采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，因此方便了設(shè)計(jì)在各種可編程器件或者集成電路工藝之間移植。其目的主要是為了讓學(xué)生了解 EDA 的基本原理以及基本的概念、掌握使用 VHDL 硬件描述語(yǔ)言描述系統(tǒng)邏輯的方法、使用 EDA 工具進(jìn)行電子電路課程的模擬仿真實(shí)驗(yàn)。所以發(fā)展 EDA 技術(shù)將是電子設(shè)計(jì)領(lǐng)域和電子產(chǎn)業(yè)界 的一場(chǎng)重大的技術(shù)革命，同時(shí)也對(duì)電子類課程的教學(xué)和科研提出了更深更高的要求。 Lattice 是 ISP（在線編程）技術(shù)的發(fā)明者，據(jù)說(shuō)它最早是由我們中國(guó)人創(chuàng)辦的，它的出現(xiàn)大大的促進(jìn)了 PLD 產(chǎn)品的發(fā)展，為用戶帶來(lái)的巨大的時(shí)間效益和經(jīng)濟(jì)效益，是可編程技術(shù)的一個(gè)實(shí)質(zhì)性的飛躍，是 PLD 設(shè)計(jì)技術(shù)的一次新的革命。 ISP 技術(shù)不但非常適用于邏輯電路和系統(tǒng)的設(shè)計(jì)，同樣也適用于模擬電路的和系統(tǒng)的設(shè)計(jì)。 基于 SRAM 查找表的編程單元 (譬如 FPGA)，特點(diǎn)是，配置次數(shù)無(wú)限，加電可隨時(shí)更改邏輯，但掉電后數(shù)據(jù)即丟失，下次上電需要重新配置； 基于反熔絲編程單元 (譬如 Actel 的 FPGA)。 CPLD 主要是由可編程邏輯宏單元（ MC， Macro Cell）圍繞中心的可編程互連矩陣單元組成。 那么 CPLD與 FPGA有什么區(qū)別呢？ CPLD與 FPGA的區(qū)別可以概括為以下方面： CPLD 邏輯門的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而 FPGA 通常是在幾萬(wàn)到幾百萬(wàn)。 CPLD 具有以上這么多的特點(diǎn)，也致使它能夠?qū)崿F(xiàn)較大規(guī)模的電路設(shè)計(jì)，從而廣泛的被人們應(yīng)