【正文】 法，其設(shè)計方式由上到下，由粗略到詳細(xì)，比較符合人們的習(xí)慣的思維邏輯。 ? 因為其高層的設(shè)計與器件無關(guān)，所以設(shè)計可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，使設(shè)計者設(shè)計時不受芯片結(jié)構(gòu)的約束，可以著重在適應(yīng)市場的方向設(shè)計產(chǎn)品，避免了傳統(tǒng)設(shè)計方法中再設(shè)計 的風(fēng)險，縮短了產(chǎn)品上市的周期。 ? 由于系統(tǒng)采用硬件描述語言進(jìn)行設(shè)計，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，因此方便了設(shè)計在各種可編程器件或者集成電路工藝之間移植。 ? 此設(shè)計適合多個設(shè)計者同時進(jìn)行。隨著科學(xué)技術(shù)的發(fā)展許多設(shè)計很難由一個設(shè)計者完成，必須通過多個設(shè)計者分工協(xié)作才能完成。因此，采用自頂向下的設(shè)計方法方便多個設(shè)計者設(shè)計同時進(jìn)行，對設(shè)計的任務(wù)進(jìn)行合理的分配，用系統(tǒng)工程的方法對設(shè)計進(jìn)行管理。 “自底向上”的設(shè)計方法是指在整體劃分的基礎(chǔ)上，先進(jìn)行單元的設(shè)計，然后再以單元設(shè)計為基礎(chǔ)逐級向上完成功能模塊以及子系統(tǒng)的設(shè)計 ，直到系統(tǒng)硬件的整體設(shè)計的最后完成。其框圖如下： 6 此種設(shè)計方法，使用于“自頂向下”設(shè)計方法之前 10年，它是一種傳統(tǒng)的設(shè)計方法，此方法如同一磚一瓦建造金字塔一般，不僅成本高、效率低而且容易出錯，因此逐漸被代替。 EDA 技術(shù)應(yīng)用及發(fā)展趨勢 隨著科技的進(jìn)步， EDA 技術(shù)發(fā)展迅猛，逐漸在教學(xué)、科研、產(chǎn)品設(shè)計與制造等各方面都發(fā)揮著巨大的作用。 一、在教學(xué)方面：幾乎所有的理工科類，尤其是電子信息類的高等學(xué)校均開設(shè)了有關(guān) EDA 的課程。其目的主要是為了讓學(xué)生了解 EDA 的基本原理以及基本的概念、掌握使用 VHDL 硬件描述語言描述系統(tǒng)邏輯的方法、使用 EDA 工具進(jìn)行電子電路課程的模擬仿真實驗。例如：實驗教學(xué)、畢業(yè)設(shè)計、課程設(shè)計、設(shè)計競賽等都可以借助 CPLD/FPGA 器件。使實驗設(shè)備或設(shè)計出的電子系統(tǒng)具有高可靠性，又經(jīng)濟(jì)、快速、容易實現(xiàn)、便于修改，同時也可以大大提高學(xué)生的實踐、創(chuàng)新以及計算機(jī)應(yīng)用的能力。 二、在科研方面：設(shè)計者主要利用電路仿真工具進(jìn)行電路設(shè)計與仿真，利用虛擬儀器進(jìn)行產(chǎn)品調(diào)試。將 CPLD/FPGA 器件開發(fā)應(yīng)用到儀器設(shè)備中，CPLD/FPGA可直接應(yīng)用于小批量的產(chǎn)品 芯片或作為大批量產(chǎn)品的芯片前期開發(fā)。傳統(tǒng)機(jī)電產(chǎn)品的升級換代和技術(shù)改造， CPLD/FPGA 的應(yīng)用可以提高傳統(tǒng)產(chǎn)品的性能，縮小傳統(tǒng)產(chǎn)品體積，提高技術(shù)含量和產(chǎn)品附加值。作為高等院校有關(guān)專業(yè)的學(xué)生和廣大電子工程師了解和掌握這一先進(jìn)技術(shù)是勢在必行，這不僅是提高設(shè)計效率的需要，更是時代發(fā)展的需求，只有掌握了 EDA 技術(shù)才有能力參與世界電子工業(yè)市場的競爭，才能生存發(fā)展。隨著科技的進(jìn)步，電子產(chǎn)品的更新日新月異， EDA 技術(shù)作為電子產(chǎn)品開發(fā)研制的源動力，已經(jīng)成為了現(xiàn)代電子設(shè)計的核心。所以發(fā)展 EDA 技術(shù)將是電子設(shè)計領(lǐng)域和電子產(chǎn)業(yè)界 的一場重大的技術(shù)革命，同時也對電子類課程的教學(xué)和科研提出了更深更高的要求。 三、在產(chǎn)品設(shè)計與制造方面 。從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等， EDA技術(shù)不單是應(yīng)用于前期的計算機(jī)模擬仿真、產(chǎn)品調(diào)試，而且也在 PCB 的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、制造過程等有著重要作用?？梢哉f EDA 技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。 在進(jìn)入 21 世紀(jì)后，電子技術(shù)全方位納入 EDA領(lǐng)域， EDA 使得電子領(lǐng)域各系 統(tǒng) 子 系 統(tǒng) 功能模塊 邏 輯 電 路 7 學(xué)科的界限更加模糊，更加互為包容，突出表現(xiàn)為以下幾個方面： ? 、使電子設(shè)計成果以 自主知識產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能； ? 、基于 EDA 工具的 ASIC 設(shè)計標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及 IP核模塊； ? 、軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域或者設(shè)計應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)； ? 、 SOC 高效低成本設(shè)計技術(shù)的成熟。 隨著半導(dǎo)體技術(shù)、集成技術(shù)和計算機(jī)技術(shù)的迅猛發(fā)展，電子系統(tǒng)的設(shè)計方法和設(shè)計手段都發(fā)生了很大的變化。傳統(tǒng)“固定功能集成塊十連線”的設(shè)計方法正逐步地退出歷史舞臺，而基于芯片的設(shè)計方法正成為現(xiàn)代電子系統(tǒng)設(shè)計的主流。 復(fù)雜可編程邏輯器件 CPLD ISP 技術(shù)簡介 ISP 即 InSystem Programming（在系統(tǒng)可編程），它是由 Lattice 公司首先對設(shè)計電路和系統(tǒng)這一問題提出來的一種最新的技術(shù)。 Lattice 是 ISP（在線編程）技術(shù)的發(fā)明者，據(jù)說它最早是由我們中國人創(chuàng)辦的，它的出現(xiàn)大大的促進(jìn)了 PLD 產(chǎn)品的發(fā)展，為用戶帶來的巨大的時間效益和經(jīng)濟(jì)效益，是可編程技術(shù)的一個實質(zhì)性的飛躍，是 PLD 設(shè)計技術(shù)的一次新的革命。 ISP 在系統(tǒng)可編程，指電路板上的空白器件可以編程寫入最終用戶代碼，而不需要從電路板上取下器件，已經(jīng)編程的器件也可以通過使用 ISP 的方式擦除或者再編程。 ISP 技術(shù) 使我們在進(jìn)行產(chǎn)品的設(shè)計與制造的過程中的每一個環(huán)節(jié)，以至銷售后，對器件、電路板或者整個電子系統(tǒng)的邏輯和模擬功能可以隨時的進(jìn)行組態(tài)或者重組。換句話來說， ISP 技術(shù)能夠讓我們擁有在自己設(shè)計的開發(fā)系統(tǒng)或者電路板上重新構(gòu)建電路與系統(tǒng)并對可編程器件進(jìn)行編程或者反復(fù)改寫的能力。 一、 ISP 工作原理 —— ISP 的實現(xiàn)相對要簡單一些，一般通用做法是內(nèi)部的存儲器可以由上位機(jī)的軟件通過串口來進(jìn)行改寫。對于單片機(jī)來講可以通過 SPI 或其 它的串行接口接收上位機(jī)傳來的數(shù)據(jù)并寫入存儲器中。所以即使我們將芯片焊接在電路板上，只要留出和上位機(jī)接口 的這個串口，就可以實現(xiàn)芯片內(nèi)部存儲器的改寫，而無須再取下芯片。 二、 ISP 技術(shù)的優(yōu)點(diǎn) —— ISP 技術(shù)的優(yōu)勢是不需要編程器就可以進(jìn)行單片機(jī)的實驗和開發(fā)，單片機(jī)芯片可以直接焊接到電路板上，調(diào)試結(jié)束即成成品，免去了調(diào)試時由于頻繁地插入取出芯片對芯片和電路板帶來的不便。 ISP 技術(shù)不但非常適用于邏輯電路和系統(tǒng)的設(shè)計，同樣也適用于模擬電路的和系統(tǒng)的設(shè)計。它的優(yōu)點(diǎn)可以歸納為以下五點(diǎn)： ISP 技術(shù)有利于設(shè)計 —— 不需要改變組件或印刷板的布局 。 ISP 技術(shù)有利于制造 —— 使用 ISP 器件可以實現(xiàn)多功能硬件的設(shè)計，從而可以很大的減少系統(tǒng) 部件的使用量，從而也降低了制造的成本。此外 ISP 技術(shù)也對測試提供重組態(tài)的能力，這樣也就提高了系統(tǒng)的質(zhì)量，降低成本； ISP 技術(shù)采用了先進(jìn)的 E 178。 CMOS 工藝 —— 工藝領(lǐng)先； 應(yīng)用前景廣闊 —— ISP 器件包括可編程邏輯器件、可編程模擬器件、可編程數(shù)字開關(guān)及互聯(lián)器件等，它具有種類多、系列全、選擇余地大的特點(diǎn)。這些器件不光是它們的性能還有它們所具有的特性都處于領(lǐng)先的地位，能夠讓使用者快速、高效滴設(shè)計出新一代的電路與系統(tǒng)的產(chǎn)品； ISP 的未來 —— 使硬件設(shè)計軟件化，這樣硬件設(shè)計將不再是“固定不變”的。 ISP器件的采用將使 硬件設(shè)計更具有適用性的組態(tài)。 三、 ISP 的實現(xiàn)方式 —— ISP 的實現(xiàn)方式有以下幾種： 基于電可擦除存儲單元的 EEPROM 或 Flash技術(shù) (譬如 CPLD)，特點(diǎn)是，掉電數(shù)據(jù)不丟失，但編程次數(shù)有限，編程速度慢 。 基于 SRAM 查找表的編程單元 (譬如 FPGA)，特點(diǎn)是，配置次數(shù)無限，加電可隨時更改邏輯，但掉電后數(shù)據(jù)即丟失，下次上電需要重新配置； 基于反熔絲編程單元 (譬如 Actel 的 FPGA)。 JTAG 方式； 四、 ISP 器件介紹 —— 目前，由 Lattice 公司作為商品生產(chǎn)的 ISP 產(chǎn)品大致可分 9 為三大類： ispPAC?—— 在系統(tǒng)可編程模擬器件，有四個品種： ispPACispPAC ispPAC ispPAC80/81； ispGDX?amp。ispGDS—— 在系統(tǒng)可編程接口與互聯(lián)器件，有三個系列： ispGDS 系列 、 ispGDX 系列 、 ispGDXV 系列 ； ispMACH?amp。ispLSI 174?！?在系統(tǒng) 可編程邏輯器件，有八個系列：基本型高密度系列（ 1K 系列 ）、高速系列（ 2K 系列 ）、高密度與高性能系列（ 3K系列 ）、超高密度超高集成度系列（ 5K系列 ）、帶有存儲器和寄存器 /計數(shù)器的模塊化系列（ 6K 系列 ）、超高密度 系列（ 8K 系列 ）、高級靈活系列（ ispMACH 系列 ）、低密度系列（ ispGAL/PAL 系列 ）。 CPLD 器件原理及優(yōu)點(diǎn) CPLD 概念及使用 CPLD 即 Complex Programmable Logic Device,復(fù)雜可編程邏輯器件，它是從 PAL 和 GAL 中發(fā)展延伸出來的一種相對而言結(jié)構(gòu)復(fù)雜、規(guī)模大的器件，屬于大規(guī)模集成電路的范圍。它是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。當(dāng)我們設(shè)計 CPLD 的時候基本的方法就是借助于集成開發(fā)軟件平臺，通過原理圖或者硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通 過下載電纜 /“在系統(tǒng)”編程將代碼傳送到目標(biāo)芯片中，從而實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。 CPLD 主要是由可編程邏輯宏單元（ MC， Macro Cell）圍繞中心的可編程互連矩陣單元組成。其中 MC結(jié)構(gòu)比較復(fù)雜，并且具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生產(chǎn)特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn)。 與 CPLD 類似的還有 FPGA（ Field－ Programmable Gate Array），即現(xiàn) 場可編程門陣列 。 它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 經(jīng)過幾十年的發(fā)展，許多公司都開發(fā)出了 CPLD 可編程邏輯器件。比較典型的就是 Altera、 Lattice、 Xilinx 世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： Altera EPM7128S (PLCC84)、 Lattice LC4128V (TQFP100)、 Xilinx XC95108 (PLCC84) 。 那么 CPLD與 FPGA有什么區(qū)別呢？ CPLD與 FPGA的區(qū)別可以概括為以下方面： CPLD 邏輯門的密度在幾千到幾萬個邏輯單元之間，而 FPGA 通常是在幾萬到幾百萬。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 CPLD 是一個有點(diǎn)限制性的結(jié)構(gòu)。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點(diǎn)。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 FPGA 為非連續(xù)式布線，而 CPLD為連續(xù)式布線； FPGA 為細(xì)粒度結(jié)構(gòu)，而 CPLD為粗粒度結(jié)構(gòu)， CPLD 利用率較 FPGA 器件低。 CPLD 器件的特點(diǎn) CPLD 器件的特點(diǎn)具體可以歸納為以下幾點(diǎn)： CPLD FPGA 內(nèi)部結(jié)構(gòu) Productterm Lookup Table 程序存儲 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 —— EAB，鎖相環(huán) 保密性 可加密 一般不能保密 11 編程靈活； 集成度高； 設(shè)計開發(fā)周期短； 適用范圍寬； 開發(fā)工具先進(jìn)； 設(shè)計制造成本低； 對設(shè)計者的硬件經(jīng)驗要求低； 標(biāo)準(zhǔn)產(chǎn)品無需測試，精準(zhǔn)高； 保密性強(qiáng)、價格大眾化。 CPLD 具有以上這么多的特點(diǎn)，也致使它能夠?qū)崿F(xiàn)較大規(guī)模的電路設(shè)計，從而廣泛的被人們應(yīng)用于產(chǎn) 品原型設(shè)計和產(chǎn)品生產(chǎn)（一般在 10,000 件以下）中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合都可以應(yīng)用 CPLD 器件。如今，隨著 CPLD 的應(yīng)用，科技的發(fā)展， CPLD 器件已經(jīng)成為電子產(chǎn)品不可或缺的組成部分，它的設(shè)計和應(yīng)用已經(jīng)成為電子工程師必備的一種技能。 Verilog HDL硬件描述語言 本章主要介紹 Verilog HDL 硬件描述語言的發(fā)展歷史以及它的主要能力。 Verilog HDL簡介 Verilog HDL 的概念 Verilog 是又一種用于數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言。使用它，用戶可以靈活 地進(jìn)行各種