【正文】 用于產(chǎn) 品原型設(shè)計(jì)和產(chǎn)品生產(chǎn)（一般在 10,000 件以下）中。數(shù)字系統(tǒng)能夠按層次描述，并且可以在相同描述中顯式地進(jìn)行時(shí)序建模。當(dāng)然完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。這一努力最終獲得了成功。 ? 可以采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模 —— 包括： 行為描述方式，即：使用過(guò)程化結(jié)構(gòu)建模； 數(shù)據(jù)流方式，即：使用連續(xù)賦值語(yǔ)句方式建模； 結(jié)構(gòu)化方式，即：使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。 PLI 是允許外部函數(shù)訪問(wèn) Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程 集合。 ? Verilog HDL 的混合方式建模能力 即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同 層次上進(jìn)行建模，如右圖所示。 標(biāo)識(shí)符 標(biāo)識(shí)符是模塊、寄存器、端口、連線(xiàn)等元素的名字。另外，轉(zhuǎn)義標(biāo)識(shí)符與關(guān)鍵詞并不完全相同。例如： initial begin Top = 3`b001。函數(shù)除只能返回一個(gè)值以外與任務(wù)相同。 `default_type 此外， x 值和 z值都是不分大小寫(xiě)的，也就是說(shuō)，值 0x1z 與值 0X1Z 相同。其中線(xiàn)網(wǎng)型（ type）它表示 Verilog 結(jié)構(gòu)化元件間的物理連線(xiàn)，其值由驅(qū)動(dòng)元件值決定，若無(wú)驅(qū)動(dòng)元件接到線(xiàn)網(wǎng)，則線(xiàn)網(wǎng)缺省值為 z。 ? 算術(shù)操作：加或正值（＋） 、減或負(fù)值（－ ）、乘（＊）、除（／）、取模（％）； ? 賦值操作：賦值（＝）、非阻塞賦值（＜＝）； ? 關(guān)系操作：大于（＞）、小于（＜）、大于等于（＞＝）、小于等于（＜＝）； ? 邏輯操作：邏輯與（＆＆）、邏輯或（ ||）、邏輯取反（！）； ? 條件操作：條件操作（？：）； ? 位 操 作：按位取反（～）、按位或（ |）、按位異或（∧）、按位與（＆）、按位異或非（∧～或～∧）； ? 移位操作：左移（＜＜）、右移（＞＞）； ? 等式操作：邏輯等（＝＝）、邏輯不等（?。剑?、 case 等（＝＝＝）、 case不等（！＝＝＝）； ? 縮減操作：縮減與（＆）、縮減與非（ ～＆）、縮減或（丨）、縮減或非（～丨）、縮減異或（∧）、縮減異或非（～∧或∧～）； ? 拼接操作：拼接（｛，｝）； 這些操作符的優(yōu)先級(jí)別為：?jiǎn)尾僮鞣?—— ！，＆， ＆，丨，～丨，∧，～∧，＋，－，～級(jí)別最高，為１級(jí)；＊，／，％為 2級(jí)；＋，－為 3 級(jí)；＜＜，＞＞為 4 級(jí)；＜，＜＝，＞，＞＝為 5級(jí)；＝＝，！＝，＝＝＝，?。剑綖?6級(jí)；＆，～＆，∧，～∧為 7級(jí)；丨，～丨為 8級(jí)；＆＆為 9級(jí)； ||為 10級(jí)；？：為 11 級(jí)。塊語(yǔ)句的功能主要是用來(lái)將兩條或者多條語(yǔ)句組合在一起，從而使得它們?cè)诟袷缴细褚粭l語(yǔ)句。然而，于順序塊不同的是，在并行塊中，其塊內(nèi)所有語(yǔ)句的起始時(shí)間都是一樣的，而其結(jié)束時(shí)間則是按照時(shí)間排序排在最后的語(yǔ)句執(zhí)行結(jié)束的時(shí)間。 4）、 for—— 其情況與 C語(yǔ)言中的 for 語(yǔ)句類(lèi)似。然而之所以能完成極其復(fù)雜的大型電路與系統(tǒng)的設(shè)計(jì)就是利用了 Verilog 的這種結(jié)構(gòu)功能，通過(guò)層次化設(shè)計(jì)實(shí)現(xiàn)的。 雙向開(kāi)關(guān)： tran， tranif0， tranif1， rtran， rtranif0， rtranif1。對(duì)應(yīng)多輸入門(mén)，同樣也有多輸出門(mén)，它們就是： buf ， not。它是一種用來(lái)檢測(cè)一組或者 多組序列信號(hào)的電路。 序列信 號(hào)檢測(cè)器一共有三個(gè)主模塊，分頻模塊，序列信號(hào)輸入模塊，序列檢測(cè)模塊。 FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐。 3 狀態(tài)分配 。將序列碼 101101001按照每四位一組，劃分為九個(gè)狀態(tài)，其遷移關(guān)系如下所示： 3作出狀態(tài)轉(zhuǎn)換表及狀態(tài)轉(zhuǎn)換圖如下： CP 的順序 Q3 Q2 Q1 Q0 D0 0 0 0 0 0 1 3 1 0 0 0 1 0 2 0 0 1 0 1 3 0 1 0 1 1 4 1 0 1 1 0 5 0 1 1 0 1 6 1 1 0 1 0 7 1 0 1 0 0 8 0 1 0 0 1 9 1 0 0 1 0 10 0 0 1 0 1 4 畫(huà)出狀態(tài)轉(zhuǎn)化圖 4 5 根據(jù)以上轉(zhuǎn)化圖，畫(huà)出卡諾圖 Q1 Q0 Q3 Q2 00 01 11 10 00 1 0 1 01 1 1 1 11 0 10 0 0 0 6 利用以上卡諾圖將化簡(jiǎn)，得到 D0 =／ Q3／ Q0+／ Q3Q2／ Q1 7 根據(jù) 74LS194 功能 ,將 D0作為輸入 ,在 Q0端即得到所要的101101001 序列 . 0010 0101 1011 0000 0001 1001 0110 0100 1010 1101 5 2． （二） 101101001 序列信號(hào) 檢測(cè)器的設(shè)計(jì) 用 負(fù)邊沿 JK 觸發(fā)器 74LS112， 設(shè)計(jì)一個(gè) “1011”序列檢測(cè)器 。當(dāng) CP 脈沖相應(yīng)邊沿到來(lái)時(shí)，若 A=0，則是收到 0，應(yīng)保持在狀態(tài) S0不變，電路輸出 Z=0；若 A=1，表示電路收到一個(gè) 1，則轉(zhuǎn)向狀態(tài) S1電路輸出 Z=0。 13 感謝學(xué)校給我們這次機(jī)會(huì)，鍛煉了我們的動(dòng)手能力。設(shè)計(jì)的核心內(nèi)容就是 EWB 環(huán)境中，利用移位寄存器和雙 JK 觸發(fā)器，設(shè)計(jì) 101101001 數(shù)據(jù)發(fā)生器和 1011 數(shù)據(jù)檢測(cè)器，整個(gè)設(shè)計(jì)過(guò)程中，首先，我更加熟練掌握了 EWB 軟件的使用方法，以及熟練了畫(huà)狀態(tài)轉(zhuǎn)化圖和卡諾圖；其 次，對(duì) 數(shù)字電路這門(mén)課程有了更深的了解，因?yàn)檎n程設(shè)計(jì)本身要求將以前所學(xué)的理論知識(shí)運(yùn)用到實(shí)際的電路設(shè)計(jì)當(dāng)中去，在 實(shí)驗(yàn) 的設(shè)計(jì)過(guò)程中，無(wú)形中便加深了對(duì)數(shù)字電路的了解及運(yùn)用能力，對(duì)課本以及以前學(xué)過(guò)的知識(shí)有了一個(gè)更好的總結(jié)與理解； 再次 ，在 狀態(tài)轉(zhuǎn)化及 EWB 連線(xiàn) 的過(guò)程中總會(huì)出現(xiàn)一些問(wèn)題，需要我們細(xì)心解決， 在設(shè)計(jì)過(guò)程中我們需要運(yùn)用各種手段去查找資料，這增長(zhǎng)了我們的自學(xué)的能力。 （ⅱ）電路的初始狀態(tài)為 S0。因 M=9，故 n≥ 4，用 74LS194 的四位。 根據(jù)給定的電路設(shè)計(jì)條件構(gòu)成原始狀態(tài)表和狀態(tài)轉(zhuǎn)化圖 2 2 狀態(tài)表的簡(jiǎn)化 。常用儀表使用方法與應(yīng)用實(shí)例。 序列檢測(cè)器是時(shí)序數(shù)字電路中非常常見(jiàn)的設(shè)計(jì)之一。 第四章 序列檢測(cè)器 的設(shè)計(jì)與實(shí)現(xiàn) 序列檢測(cè)器 簡(jiǎn)介 什么是序列檢測(cè)器？ 所謂序列檢測(cè)器，就是將一個(gè)指定序列從數(shù)字流中識(shí)別出來(lái)。如圖所示： 。分別為： n 輸入門(mén) (Input Gates)： 與門(mén) —— and ；與非門(mén) —— nand ；或非門(mén) —— nor ；或門(mén) —— or ；異或門(mén) —— xor ；異或非門(mén) —— xnor ； n 輸出門(mén)（ Output Gates）： 緩沖器 —— buf ； 非門(mén) —— not ； 三態(tài)門(mén)（ Tristate Gate）： bufif0—— 當(dāng)使能端為 0時(shí)，驅(qū)動(dòng)輸出，為 1時(shí)呈高阻； bufif1—— 當(dāng)使能端為 1時(shí)，驅(qū)動(dòng)輸出，為 0時(shí)呈高阻； notif0 —— 與上面兩個(gè)類(lèi)似，只是增加了非。 一般一個(gè)比較復(fù)雜的硬件電路的完整的 Verilog硬件描述語(yǔ)言模型是由若干個(gè)模塊組成的，其中，每一個(gè)模塊又可以是由若干個(gè)子模塊集合而成。語(yǔ)句的執(zhí)行情況為：當(dāng)控制表達(dá)式與分支表達(dá)式的值相等時(shí)，就執(zhí)行分支表達(dá)式后面的語(yǔ)句，否則的話(huà)，就執(zhí)行 default后面的語(yǔ)句。 另外，凡是塊均會(huì)有一個(gè)起始時(shí)間和結(jié)束時(shí)間。 阻塞賦值，例如 a＝ｂ，描述在塊中的語(yǔ)句“ａ＝ｂ；”的ａ值在賦值語(yǔ)句執(zhí)行結(jié)束后就會(huì)立刻改變；在賦值語(yǔ)句執(zhí)行完，塊才會(huì)結(jié)束。同時(shí)參數(shù)的值也可以在編譯的時(shí)候被改變，其方法可以通過(guò)使用參數(shù)定義語(yǔ)句通過(guò)在模塊初始化語(yǔ)句中定義參數(shù)值。實(shí)數(shù)型也可按兩種方式書(shū)寫(xiě)，其分別是： 1）、十進(jìn)制計(jì)數(shù)法； 2）、科學(xué)計(jì)數(shù)法。如一個(gè)為 z的值總是意味著高阻抗，一個(gè)為 0的值通常是指邏輯 0。 `resetall 這種機(jī)制可在設(shè)計(jì)的不同部分被調(diào)用。此外， Verilog HDL 是自由格式的，即結(jié)構(gòu)可以跨越多行編寫(xiě)，也可以在一行內(nèi)編寫(xiě)。只有小寫(xiě)的關(guān)鍵詞才是保留字。 ? 語(yǔ)言在特定的情況下是非確定性的 —— 即，在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果，例如事件隊(duì)列上的事 件順序在標(biāo)準(zhǔn)中沒(méi)有定義。 ? 在行為級(jí)描述中， Verilog HDL 不僅能夠在 RTL 級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 ? 人和機(jī)器都可以閱讀 Verilog 語(yǔ)言，因此它可作為 EDA的工具和設(shè)計(jì)者之間的交互語(yǔ)言。 ? 開(kāi)關(guān)級(jí)基本結(jié)構(gòu)模型，例如： pmos 、 nmos 等也均被內(nèi)置于語(yǔ)言中。 OVI（ Open Verilog International )是促進(jìn) Verilog 發(fā)展的國(guó)際性組織。語(yǔ)言從 C編程語(yǔ)言中繼承了 多種操作符和結(jié)構(gòu)。 Verilog HDL 用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。 FPGA 為非連續(xù)式布線(xiàn)，而 CPLD為連續(xù)式布線(xiàn)； FPGA 為細(xì)粒度結(jié)構(gòu)，而 CPLD為粗粒度結(jié)構(gòu)， CPLD 利用率較 FPGA 器件低。 經(jīng)過(guò)幾十年的發(fā)展，許多公司都開(kāi)發(fā)出了 CPLD 可編程邏輯器件。它是一種用戶(hù)根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 ISP器件的采用將使 硬件設(shè)計(jì)更具有適用性的組態(tài)。所以即使我們將芯片焊接在電路板上，只要留出和上位機(jī)接口 的這個(gè)串口，就可以實(shí)現(xiàn)芯片內(nèi)部存儲(chǔ)器的改寫(xiě)，而無(wú)須再取下芯片。傳統(tǒng)“固定功能集成塊十連線(xiàn)”的設(shè)計(jì)方法正逐步地退出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。作為高等院校有關(guān)專(zhuān)業(yè)的學(xué)生和廣大電子工程師了解和掌握這一先進(jìn)技術(shù)是勢(shì)在必行，這不僅是提高設(shè)計(jì)效率的需要，更是時(shí)代發(fā)展的需求，只有掌握了 EDA 技術(shù)才有能力參與世界電子工業(yè)市場(chǎng)的競(jìng)爭(zhēng)，才能生存發(fā)展。 EDA 技術(shù)應(yīng)用及發(fā)展趨勢(shì) 隨著科技的進(jìn)步， EDA 技術(shù)發(fā)展迅猛，逐漸在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。 二、 EDA 技術(shù)主要采用“自頂向下”設(shè)計(jì)方法，其方法的優(yōu)點(diǎn)為： ? 它是一種模塊化的設(shè)計(jì)方法，其設(shè)計(jì)方式由上到下，由粗略到詳細(xì)，比較符合人們的習(xí)慣的思維邏輯。隨著現(xiàn)代電子產(chǎn)品的復(fù)雜度和集成度的日益提高，一般的中小規(guī)模集成電路組合已不能滿(mǎn)足要求，電路設(shè)計(jì)逐步地從中小規(guī)模芯片轉(zhuǎn)為大規(guī)模、超大規(guī)模芯片，具 有高速度、高集成度、低功耗的可編程器件已蓬勃發(fā)展起來(lái)。 EDA 技術(shù)代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向。 其范疇 可以歸納為四個(gè)方面，具體如下： ? PCB 設(shè)計(jì)； ? 電路設(shè)計(jì) —— 其中包括：模擬電路、數(shù)字電路、混合電路； ? PLD 設(shè)計(jì) —— 其中包括：設(shè)計(jì)輸入、邏輯綜合、仿真、編程下載； ? IC 版設(shè)計(jì)。 然而相對(duì)于傳統(tǒng)技術(shù)來(lái)說(shuō)， EDA 技術(shù)卻更加簡(jiǎn)便，有很多優(yōu)點(diǎn)： ? 設(shè)計(jì)效率高、周期短； ? 設(shè) 計(jì) 質(zhì) 量 高 、 成 本 低 ； 特 點(diǎn) 傳統(tǒng)方法 EDA 方法 采用器件 通用型器件 PLD 設(shè)計(jì)對(duì)象 電路板 芯片 設(shè)計(jì)方法 自底向上 自頂向下 仿真時(shí)期 系統(tǒng)硬件設(shè)計(jì)后期 系統(tǒng)硬件設(shè)計(jì)早期 主要設(shè)計(jì)文件 電路原理圖 HDL語(yǔ)言編寫(xiě)的程序 3 ? 更能夠充分發(fā)揮設(shè)計(jì)者的創(chuàng)造性； ? 設(shè)計(jì)成果的重用大大的節(jié)省了勞動(dòng)力。 目前對(duì)于 EDA 技術(shù)的概念或范疇?wèi)?yīng)用的很廣。此課題提出了一種基于復(fù)雜可編程邏輯器件（ CPLD）通過(guò) EDA技術(shù)設(shè)計(jì)、仿真、實(shí)現(xiàn)序列檢測(cè)器。它是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體、以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式、以計(jì)算機(jī)及大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件以及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成用軟件的方式設(shè)計(jì)電子系統(tǒng)到硬件系統(tǒng)的一門(mén)技術(shù)，它也是一門(mén)正在高速發(fā)展的新型技術(shù)。 EDA 設(shè)計(jì)方法 EDA 技術(shù)的設(shè)計(jì)方法大致劃分如下： 1） 、前端設(shè)計(jì)、后端設(shè)計(jì)、系統(tǒng)建模； 2） 、 IP 復(fù)用； 3） 、前端設(shè)計(jì)； 4） 、系統(tǒng)描述 —— 即：建立系統(tǒng)的數(shù)學(xué)模型；功能描述 —— 即：描述系統(tǒng)的行為以及各個(gè)子模塊之間的數(shù)據(jù)流圖；