【正文】 是等效狀態(tài)，進(jìn)行狀態(tài)化簡(jiǎn)， 2 狀態(tài) 分配：分 別 用觸發(fā)器狀態(tài)的 Q2Q1的 00、 0 11 來(lái) 表示S0、 S S S3,則從狀態(tài)轉(zhuǎn)換表畫(huà)出電路次態(tài)和輸出的卡諾圖 X Q2Q1 0 1 S0(00) 00／ 0 01／ 0 S1(01) 10／ 0 01／ 0 S3(11) 10／ 0 01／ 1 S2(10) 00／ 0 11／ 0 電路次態(tài)／輸出的卡諾圖 Q1(n+1) Q2Q1 X S0 00 S1 01 S3 11 S2 10 0 0 0 0 0 1 1 1 1 1 X 8 Q2(n+1) Q2Q1 X S0 00 S1 01 S3 11 S2 10 0 0 1 1 0 1 0 0 0 1 Z Q2Q1 X S0 00 S1 01 S3 11 S2 10 0 0 0 0 0 1 0 0 1 0 Q1(n+1)= X, Q2(n+1)= Q1／ X + X Q2／ Q1 Z= X Q2 Q1 由上式得驅(qū)動(dòng)方程： J1=X, K1=／ X J2= Q1／ X, K2= X／ Q1+ Q1／ X 輸出方程： Z= X Q2 Q1 狀態(tài)圖： 9 狀態(tài)圖 (已化簡(jiǎn) ) （七） 五 引腳功能 1 JK 觸發(fā)器 10 2 74LS194 11 （八） 六 邏輯電路圖： 12 （九） 七 實(shí)驗(yàn)結(jié)果波形圖 （十） 八 設(shè)計(jì)心得體會(huì) 本次課程設(shè)計(jì)至此已經(jīng)接近尾聲，兩周的時(shí)間雖然很短暫，但在這兩個(gè)星期的設(shè)計(jì)過(guò)程中收獲頗豐 。當(dāng)狀態(tài) S1時(shí)，若 A=0，則表明連續(xù)輸入編碼為 10，轉(zhuǎn)向狀態(tài) S2，電路輸出 Z=0；若 A=1, 應(yīng)保持在狀態(tài) S1不變，電路輸出 Z=0。 即對(duì)簡(jiǎn)化后的狀態(tài)給以編碼 。原理框圖如下圖所示 ： 輸入時(shí) 鐘信號(hào) 分頻模塊 參考文獻(xiàn) 1 童詩(shī)白 ,華成英。這些門(mén)只有單個(gè)輸入一個(gè)或者多個(gè)輸出，如圖所示：。 18 Verilog 建模中的門(mén)級(jí) 一個(gè)邏輯電路通常是由許多的邏輯門(mén)以及開(kāi)關(guān)所組成的。 條件語(yǔ)句 條件語(yǔ)句可以分為： if_else 語(yǔ)句和 case 語(yǔ)句。在表達(dá)式中它們的結(jié)合性是 —— 從左向右（？：除外）。 Verilog HDL 中的常量是由以上這四類(lèi)基本值組成的。此外，函數(shù)在 0 時(shí)刻執(zhí)行，即不允許延遲，而任務(wù)可以帶有延遲。標(biāo)識(shí)符 \initial 與標(biāo)識(shí)符 initial（這是個(gè)關(guān)鍵詞）不同。 ? Verilog HDL 還具有內(nèi)置邏輯函數(shù)， 例如按位于（ amp。 13 ? Verilog HDL 中有兩類(lèi)數(shù)據(jù)類(lèi)型 —— 線網(wǎng)數(shù)據(jù)類(lèi)型和寄存 器數(shù)據(jù)類(lèi)型。 Verilog HDL 硬件描述語(yǔ)言也有許多優(yōu)點(diǎn)：它是一種簡(jiǎn)潔清晰、功能強(qiáng)大、容易掌握、便于學(xué)習(xí)的硬件描述語(yǔ)言，只要有 C語(yǔ)言的編程基礎(chǔ)，在了解了 verilog 的基本語(yǔ)法、建模方式等以后，再輔之上機(jī)操作，就能很快的掌握這一新的設(shè)計(jì)技術(shù)。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合都可以應(yīng)用 CPLD 器件。其中 MC結(jié)構(gòu)比較復(fù)雜，并且具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶(hù)根據(jù)需要生產(chǎn)特定的電路結(jié)構(gòu)，完成一定的功能。它的優(yōu)點(diǎn)可以歸納為以下五點(diǎn)： ISP 技術(shù)有利于設(shè)計(jì) —— 不需要改變組件或印刷板的布局 。 三、在產(chǎn)品設(shè)計(jì)與制造方面 。 ? 此設(shè)計(jì)適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述， 在系統(tǒng)一級(jí)進(jìn)行駛證。采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入和庫(kù)的引入，由設(shè)計(jì)者定義器件的內(nèi)部邏輯和管腳，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作改在芯片的設(shè)計(jì)中進(jìn)行。它是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體、以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式、以計(jì)算機(jī)及大規(guī)模可編程邏輯器件的開(kāi)發(fā)軟件以及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成用軟件的方式設(shè)計(jì)電子系統(tǒng)到硬件系統(tǒng)的一門(mén)技術(shù)，它也是一門(mén)正在高速發(fā)展的新型技術(shù)。 目前對(duì)于 EDA 技術(shù)的概念或范疇?wèi)?yīng)用的很廣。 其范疇 可以歸納為四個(gè)方面，具體如下： ? PCB 設(shè)計(jì)； ? 電路設(shè)計(jì) —— 其中包括：模擬電路、數(shù)字電路、混合電路； ? PLD 設(shè)計(jì) —— 其中包括：設(shè)計(jì)輸入、邏輯綜合、仿真、編程下載； ? IC 版設(shè)計(jì)。隨著現(xiàn)代電子產(chǎn)品的復(fù)雜度和集成度的日益提高，一般的中小規(guī)模集成電路組合已不能滿(mǎn)足要求，電路設(shè)計(jì)逐步地從中小規(guī)模芯片轉(zhuǎn)為大規(guī)模、超大規(guī)模芯片，具 有高速度、高集成度、低功耗的可編程器件已蓬勃發(fā)展起來(lái)。 EDA 技術(shù)應(yīng)用及發(fā)展趨勢(shì) 隨著科技的進(jìn)步， EDA 技術(shù)發(fā)展迅猛，逐漸在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。傳統(tǒng)“固定功能集成塊十連線”的設(shè)計(jì)方法正逐步地退出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。 ISP器件的采用將使 硬件設(shè)計(jì)更具有適用性的組態(tài)。 經(jīng)過(guò)幾十年的發(fā)展，許多公司都開(kāi)發(fā)出了 CPLD 可編程邏輯器件。 Verilog HDL 用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。 OVI（ Open Verilog International )是促進(jìn) Verilog 發(fā)展的國(guó)際性組織。 ? 人和機(jī)器都可以閱讀 Verilog 語(yǔ)言，因此它可作為 EDA的工具和設(shè)計(jì)者之間的交互語(yǔ)言。 ? 語(yǔ)言在特定的情況下是非確定性的 —— 即，在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果，例如事件隊(duì)列上的事 件順序在標(biāo)準(zhǔn)中沒(méi)有定義。此外， Verilog HDL 是自由格式的，即結(jié)構(gòu)可以跨越多行編寫(xiě)，也可以在一行內(nèi)編寫(xiě)。 `resetall 實(shí)數(shù)型也可按兩種方式書(shū)寫(xiě)，其分別是： 1）、十進(jìn)制計(jì)數(shù)法； 2）、科學(xué)計(jì)數(shù)法。 阻塞賦值，例如 a＝ｂ，描述在塊中的語(yǔ)句“ａ＝ｂ；”的ａ值在賦值語(yǔ)句執(zhí)行結(jié)束后就會(huì)立刻改變；在賦值語(yǔ)句執(zhí)行完，塊才會(huì)結(jié)束。語(yǔ)句的執(zhí)行情況為：當(dāng)控制表達(dá)式與分支表達(dá)式的值相等時(shí)，就執(zhí)行分支表達(dá)式后面的語(yǔ)句，否則的話(huà)，就執(zhí)行 default后面的語(yǔ)句。分別為： n 輸入門(mén) (Input Gates)： 與門(mén) —— and ；與非門(mén) —— nand ；或非門(mén) —— nor ；或門(mén) —— or ；異或門(mén) —— xor ；異或非門(mén) —— xnor ； n 輸出門(mén)（ Output Gates）： 緩沖器 —— buf ； 非門(mén) —— not ； 三態(tài)門(mén)（ Tristate Gate）： bufif0—— 當(dāng)使能端為 0時(shí)，驅(qū)動(dòng)輸出，為 1時(shí)呈高阻； bufif1—— 當(dāng)使能端為 1時(shí)，驅(qū)動(dòng)輸出，為 0時(shí)呈高阻； notif0 —— 與上面兩個(gè)類(lèi)似，只是增加了非。 第四章 序列檢測(cè)器 的設(shè)計(jì)與實(shí)現(xiàn) 序列檢測(cè)器 簡(jiǎn)介 什么是序列檢測(cè)器？ 所謂序列檢測(cè)器，就是將一個(gè)指定序列從數(shù)字流中識(shí)別出來(lái)。常用儀表使用方法與應(yīng)用實(shí)例。因 M=9，故 n≥ 4，用 74LS194 的四位。設(shè)計(jì)的核心內(nèi)容就是 EWB 環(huán)境中，利用移位寄存器和雙 JK 觸發(fā)器，設(shè)計(jì) 101101001 數(shù)據(jù)發(fā)生器和 1011 數(shù)據(jù)檢測(cè)器，整個(gè)設(shè)計(jì)過(guò)程中，首先，我更加熟練掌握了 EWB 軟件的使用方法，以及熟練了畫(huà)狀態(tài)轉(zhuǎn)化圖和卡諾圖；其 次，對(duì) 數(shù)字電路這門(mén)課程有了更深的了解，因?yàn)檎n程設(shè)計(jì)本身要求將以前所學(xué)的理論知識(shí)運(yùn)用到實(shí)際的電路設(shè)計(jì)當(dāng)中去，在 實(shí)驗(yàn) 的設(shè)計(jì)過(guò)程中，無(wú)形中便加深了對(duì)數(shù)字電路的了解及運(yùn)用能力，對(duì)課本以及以前學(xué)過(guò)的知識(shí)有了一個(gè)更好的總結(jié)與理解； 再次 ，在 狀態(tài)轉(zhuǎn)化及 EWB 連線 的過(guò)程中總會(huì)出現(xiàn)一些問(wèn)題，需要我們細(xì)心解決， 在設(shè)計(jì)過(guò)程中我們需要運(yùn)用各種手段去查找資料，這增長(zhǎng)了我們的自學(xué)的能力。當(dāng) CP 脈沖相應(yīng)邊沿到來(lái)時(shí)，若 A=0，則是收到 0，應(yīng)保持在狀態(tài) S0不變，電路輸出 Z=0；若 A=1，表示電路收到一個(gè) 1，則轉(zhuǎn)向狀態(tài) S1電路輸出 Z=0。 3 狀態(tài)分配 。 序列信 號(hào)檢測(cè)器一共有三個(gè)主模塊，分頻模塊，序列信號(hào)輸入模塊，序列檢測(cè)模塊。對(duì)應(yīng)多輸入門(mén)，同樣也有多輸出門(mén)，它們就是： buf ， not。然而之所以能完成極其復(fù)雜的大型電路與系統(tǒng)的設(shè)計(jì)就是利用了 Verilog 的這種結(jié)構(gòu)功能，通過(guò)層次化設(shè)計(jì)實(shí)現(xiàn)的。然而，于順序塊不同的是，在并行塊中，其塊內(nèi)所有語(yǔ)句的起始時(shí)間都是一樣的，而其結(jié)束時(shí)間則是按照時(shí)間排序排在最后的語(yǔ)句執(zhí)行結(jié)束的時(shí)間。 ? 算術(shù)操作：加或正值（＋） 、減或負(fù)值（－ ）、乘（＊）、除（／）、取模（％）； ? 賦值操作：賦值（＝）、非阻塞賦值（＜＝）； ? 關(guān)系操作：大于（＞）、小于（＜）、大于等于（＞＝）、小于等于（＜＝）； ? 邏輯操作：邏輯與（＆＆）、邏輯或（ ||）、邏輯取反（?。?； ? 條件操作：條件操作（？：）； ? 位 操 作：按位取反（～）、按位或（ |）、按位異或（∧）、按位與（＆）、按位異或非（∧～或～∧）； ? 移位操作：左移（＜＜）、右移（＞＞）； ? 等式操作：邏輯等（＝＝）、邏輯不等（?。剑?、 case 等（＝＝＝）、 case不等（?。剑剑剑? ? 縮減操作：縮減與（＆）、縮減與非（ ～＆）、縮減或（丨）、縮減或非（～丨）、縮減異或（∧）、縮減異或非（～∧或∧～）； ? 拼接操作：拼接（｛，｝）； 這些操作符的優(yōu)先級(jí)別為：?jiǎn)尾僮鞣?—— ！，＆， ＆，丨，～丨，∧，～∧，＋，－，～級(jí)別最高，為１級(jí)；＊，／，％為 2級(jí)；＋，－為 3 級(jí)；＜＜，＞＞為 4 級(jí)；＜，＜＝，＞，＞＝為 5級(jí)；＝＝，?。剑剑剑?，?。剑綖?6級(jí)；＆，～＆，∧，～∧為 7級(jí)；丨，～丨為 8級(jí)；＆＆為 9級(jí)； ||為 10級(jí)；？：為 11 級(jí)。此外， x 值和 z值都是不分大小寫(xiě)的，也就是說(shuō)，值 0x1z 與值 0X1Z 相同。函數(shù)除只能返回一個(gè)值以外與任務(wù)相同。另外，轉(zhuǎn)義標(biāo)識(shí)符與關(guān)鍵詞并不完全相同。 ? Verilog HDL 的混合方式建模能力 即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同 層次上進(jìn)行建模，如右圖所示。 ? 可以采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模 —— 包括： 行為描述方式，即：使用過(guò)程化結(jié)構(gòu)建模； 數(shù)據(jù)流方式，即：使用連續(xù)賦值語(yǔ)句方式建模； 結(jié)構(gòu)化方式，即：使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。當(dāng)然完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 CPLD 具有以上這么多的特點(diǎn)，也致使它能夠?qū)崿F(xiàn)較大規(guī)模的電路設(shè)計(jì)，從而廣泛的被人們應(yīng)用于產(chǎn) 品原型設(shè)計(jì)和產(chǎn)品生產(chǎn)（一般在 10,000 件以下）中。 CPLD 主要是由可編程邏輯宏單元（ MC， Macro Cell）圍繞中心的可編程互連矩陣單元組成。 ISP 技術(shù)不但非常適用于邏輯電路和系統(tǒng)的設(shè)計(jì)，同樣也適用于模擬電路的和系統(tǒng)的設(shè)計(jì)。所以發(fā)展 EDA 技術(shù)將是電子設(shè)計(jì)領(lǐng)域和電子產(chǎn)業(yè)界 的一場(chǎng)重大的技術(shù)革命，同時(shí)也對(duì)電子類(lèi)課程的教學(xué)和科研提出了更深更高的要求。 ? 由于系統(tǒng)采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，因此方便了設(shè)計(jì)在各種可編程器件或者集成電路工藝之間移植。設(shè)計(jì)者采用的設(shè)計(jì)方法是一種高層次的“自頂向下”的全新設(shè)計(jì)方法： 這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。而 EDA 技術(shù)則有很大不同， 采用可編程器件，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能。 關(guān)鍵詞 : EDA 技 術(shù) ； CPLD ； Verilog 硬 件 描 述 語(yǔ) 言 ； 仿 真 目 錄 第 一 章 EDA 技術(shù) ............................................................ 1 EDA 技術(shù)簡(jiǎn)介 ......................................................... 1 EDA 技術(shù)概念及特征 ................................................... 3 EDA 技術(shù)應(yīng)用及發(fā)展趨勢(shì) ..............................