【正文】 明輸入編碼為 1，轉(zhuǎn)向狀態(tài) S1。在檢測(cè)過(guò)程中，任何一位不相等都將回到初始狀態(tài)重新開(kāi)始檢測(cè)。 根據(jù)選用的觸發(fā)器激勵(lì)表和電路的狀態(tài)表 ， 綜合出電路中各觸發(fā)器的激勵(lì)函數(shù)和電路的輸出函數(shù) 。 20xx年 致謝 在此之際，感謝 EDA技術(shù)的老師，馬老師的辛勤教育，這門(mén)課教給我們的不僅僅是 關(guān)于 EDA的專(zhuān)業(yè)知識(shí)，還有這一領(lǐng)域的很多見(jiàn)解和未來(lái)市場(chǎng)，在這一學(xué)期中，我們學(xué) 到了很多書(shū)里書(shū)外的知識(shí)，這里我向所有的老師致以深深的謝意。 EDA技術(shù)實(shí)用教程。直到在連續(xù)的檢測(cè)中收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼相同。在當(dāng)沒(méi)有強(qiáng)調(diào)門(mén)時(shí)延時(shí)，缺省的時(shí)延值為 0。＜門(mén)實(shí)例 n＞］； 在 Verilog 中不光有內(nèi)置的基本門(mén)，而且還有內(nèi)置的多輸入門(mén)。 在 Verilog 中預(yù)定義的內(nèi)置基本門(mén)和開(kāi)關(guān)有 6 類(lèi)，總共有 26 個(gè)。 Verilog 建模 Verilog 的建模就是一種抽象過(guò)程，這種抽象過(guò)程是 Verilog 模型實(shí)際硬件電路在不同級(jí)別上的抽象。在 Verilog語(yǔ)言中，通常能夠使用到 case 語(yǔ)句的情況就是當(dāng)硬件描述中需要多分支選擇的時(shí)候。塊內(nèi)聲明語(yǔ)句的類(lèi)型相比順序塊語(yǔ)句又額外多了兩種類(lèi)型： time 型、 event 型。 非阻塞賦值，例如 a＜＝ｂ，描述在塊中的語(yǔ)句“ a＜＝ｂ；”的 a值并不是立即就改變的，而是塊結(jié)束后才會(huì)完成賦值操作。 參數(shù) 參數(shù)是一個(gè)常量，通常用于定義時(shí)延和變量的寬度。它們能用來(lái)提高易讀性；唯一的限制是下劃線符號(hào)不能用作為首字符。 `celldefine， `endcelldefine 值集合 Verilog HDL 有下列四種基本的值： 1)、 0：邏輯 0 或“假”； 2）、 1：邏輯 1 或“真 ； 3）、 x：未知； 4）、 z：高阻。完整的標(biāo)準(zhǔn)編譯器指令如下： 15 end 系統(tǒng)任務(wù)和函數(shù) 以 $字符開(kāi)始的標(biāo)識(shí)符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。 格式 Verilog HDL 區(qū)分大小寫(xiě)。轉(zhuǎn)義標(biāo)識(shí)符（以反斜杠開(kāi)始）中可包含任意的可打印字符，以空白結(jié)尾。 ? 提供強(qiáng)有力的文件讀寫(xiě)能力。 ? Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過(guò)程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。 ? 設(shè)計(jì)的規(guī)?？梢允侨我獾?，語(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模大小施加任何限制。 ? 基本邏輯門(mén)，例如： and 、 or 、 nand 等都內(nèi)置在語(yǔ)言中。當(dāng)時(shí)， Verilog HDL 語(yǔ)言只是一種專(zhuān)用語(yǔ)言，由于他們的模擬、仿真器產(chǎn)品的廣泛使用， Verilog HDL 作為一種便捷且實(shí)用的語(yǔ)言逐漸的被眾多設(shè)計(jì)者接受。 Verilog HDL 語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。 Verilog HDL簡(jiǎn)介 Verilog HDL 的概念 Verilog 是又一種用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語(yǔ)言。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。 它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物?！?在系統(tǒng) 可編程邏輯器件，有八個(gè)系列：基本型高密度系列（ 1K 系列 ）、高速系列（ 2K 系列 ）、高密度與高性能系列（ 3K系列 ）、超高密度超高集成度系列（ 5K系列 ）、帶有存儲(chǔ)器和寄存器 /計(jì)數(shù)器的模塊化系列（ 6K 系列 ）、超高密度 系列（ 8K 系列 ）、高級(jí)靈活系列（ ispMACH 系列 ）、低密度系列（ ispGAL/PAL 系列 ）。 CMOS 工藝 —— 工藝領(lǐng)先； 應(yīng)用前景廣闊 —— ISP 器件包括可編程邏輯器件、可編程模擬器件、可編程數(shù)字開(kāi)關(guān)及互聯(lián)器件等，它具有種類(lèi)多、系列全、選擇余地大的特點(diǎn)。 一、 ISP 工作原理 —— ISP 的實(shí)現(xiàn)相對(duì)要簡(jiǎn)單一些，一般通用做法是內(nèi)部的存儲(chǔ)器可以由上位機(jī)的軟件通過(guò)串口來(lái)進(jìn)行改寫(xiě)。 在進(jìn)入 21 世紀(jì)后，電子技術(shù)全方位納入 EDA領(lǐng)域， EDA 使得電子領(lǐng)域各系 統(tǒng) 子 系 統(tǒng) 功能模塊 邏 輯 電 路 7 學(xué)科的界限更加模糊，更加互為包容，突出表現(xiàn)為以下幾個(gè)方面： ? 、使電子設(shè)計(jì)成果以 自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能； ? 、基于 EDA 工具的 ASIC 設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及 IP核模塊； ? 、軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域或者設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)； ? 、 SOC 高效低成本設(shè)計(jì)技術(shù)的成熟。將 CPLD/FPGA 器件開(kāi)發(fā)應(yīng)用到儀器設(shè)備中，CPLD/FPGA可直接應(yīng)用于小批量的產(chǎn)品 芯片或作為大批量產(chǎn)品的芯片前期開(kāi)發(fā)。 “自底向上”的設(shè)計(jì)方法是指在整體劃分的基礎(chǔ)上，先進(jìn)行單元的設(shè)計(jì)，然后再以單元設(shè)計(jì)為基礎(chǔ)逐級(jí)向上完成功能模塊以及子系統(tǒng)的設(shè)計(jì) ，直到系統(tǒng)硬件的整體設(shè)計(jì)的最后完成。 4) 邏輯映射，布線布局。隨著設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的。 ? 第三代：在 20 世紀(jì) 90年代以后，通過(guò)時(shí)代科技的進(jìn)步發(fā)展，人們的工藝水平已經(jīng)達(dá)到深亞微米級(jí)，同時(shí)硬件描述語(yǔ)言的便準(zhǔn)化也得到了進(jìn)一步確立，這時(shí)的 EDA 工具種類(lèi)齊全，能夠提供人們?cè)谙到y(tǒng)設(shè)計(jì)時(shí)全部的工具需求，兼容各種硬件實(shí)現(xiàn)方案，支持標(biāo)準(zhǔn)硬件描述語(yǔ)言，能完成邏輯綜合、設(shè)計(jì)優(yōu)化、行為仿真、參數(shù)分析和測(cè)試工具等。能全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、調(diào)試和仿真。 傳統(tǒng)的技術(shù)有很多缺點(diǎn)，例如： 設(shè)計(jì)周期長(zhǎng)，靈活性差，效率低；設(shè)計(jì)依賴(lài)于設(shè)計(jì)者的經(jīng)驗(yàn)；到后期仿真不易實(shí)現(xiàn)；調(diào)試復(fù)雜容易出錯(cuò)；設(shè)計(jì)依賴(lài)于現(xiàn)有的市場(chǎng)通用元器件。 通過(guò)使用 EDA 工具，設(shè)計(jì)者可以從概念、算法、協(xié)議等多方面著手設(shè)計(jì)電子系統(tǒng)，其中大量的工作都可以交給計(jì)算機(jī)來(lái)完成，并且可以在計(jì)算機(jī)上自動(dòng)化處理完成電子產(chǎn)品的電路設(shè)計(jì)、性能分析以至 IC 版圖或 PCB 版圖的繪制。 寧夏大學(xué)新華學(xué)院 課程論文（設(shè)計(jì) ） 論文題目： 序列檢測(cè)器設(shè)計(jì) 姓 名： 于俞 專(zhuān) 業(yè)： 電子信息工程 指導(dǎo)教師： 馬玉韜 提交日期： 20xx年 12 月 [摘 要 ] 在當(dāng)下時(shí)代，隨著電子技術(shù)的蓬勃發(fā)展，特別是電子設(shè)計(jì)自動(dòng)化 (EDA)技術(shù)和可編程邏輯器件進(jìn)行通信系統(tǒng)設(shè)計(jì)的技術(shù)已經(jīng)應(yīng)用的越來(lái)越廣泛。它可以完成對(duì)特定的目標(biāo)芯片 的適配編譯、邏輯映射、編程下載等工作，從而最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒? EDA 技術(shù)與傳統(tǒng)技術(shù)的區(qū)別 EDA 技術(shù)是基 于傳統(tǒng)技術(shù)設(shè)計(jì)出的一種新型技術(shù)，那么它又和傳統(tǒng)技術(shù)有什么區(qū)別呢？下面，通過(guò)表格來(lái)給大家進(jìn)行描述。并且可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和可靠性。在各種硬件描述語(yǔ)言的應(yīng)用和標(biāo)準(zhǔn)化方面取得了重大的進(jìn)步。 設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言和 EDA 軟件來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。 3) 通過(guò)具體目標(biāo)芯片的網(wǎng)表文件進(jìn)行功能描述。因此，采用自頂向下的設(shè)計(jì)方法方便多個(gè)設(shè)計(jì)者設(shè)計(jì)同時(shí)進(jìn)行，對(duì)設(shè)計(jì)的任務(wù)進(jìn)行合理的分配，用系統(tǒng)工程的方法對(duì)設(shè)計(jì)進(jìn)行管理。 二、在科研方面：設(shè)計(jì)者主要利用電路仿真工具進(jìn)行電路設(shè)計(jì)與仿真，利用虛擬儀器進(jìn)行產(chǎn)品調(diào)試?？梢哉f(shuō) EDA 技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。換句話(huà)來(lái)說(shuō)， ISP 技術(shù)能夠讓我們擁有在自己設(shè)計(jì)的開(kāi)發(fā)系統(tǒng)或者電路板上重新構(gòu)建電路與系統(tǒng)并對(duì)可編程器件進(jìn)行編程或者反復(fù)改寫(xiě)的能力。此外 ISP 技術(shù)也對(duì)測(cè)試提供重組態(tài)的能力，這樣也就提高了系統(tǒng)的質(zhì)量，降低成本； ISP 技術(shù)采用了先進(jìn)的 E 178。ispLSI 174。 與 CPLD 類(lèi)似的還有 FPGA（ Field－ Programmable Gate Array），即現(xiàn) 場(chǎng)可編程門(mén)陣列 。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。 Verilog HDL硬件描述語(yǔ)言 本章主要介紹 Verilog HDL 硬件描述語(yǔ)言的發(fā)展歷史以及它的主要能力。此外， Verilog HDL 語(yǔ)言還提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)的外部來(lái)訪問(wèn)設(shè)計(jì)，同時(shí)也包括模擬的具體控制和運(yùn)行。它是為該公司的模擬器產(chǎn)品而開(kāi)發(fā)出的一款硬件描述語(yǔ)言。 Verilog HDL 硬件描述語(yǔ)言的主要能力 Verilog HDL 硬件描述語(yǔ)言的主要能力有很多，下面將會(huì)具體給予介紹。 ? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 ? 同一語(yǔ)言可用于生產(chǎn)模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 ? 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。在 Verilog HDL 中字符數(shù)不能多于 1024 個(gè)，大小寫(xiě)字母是不同的。 /*第一種形式：可以擴(kuò)展至 多行 */ // 第二種形式：在本行結(jié)束 。 2 Top = 3`b011。在 Verilog HDL 語(yǔ)言編譯時(shí)，特定的編譯器指令在整個(gè)編譯過(guò)程中有效（編譯過(guò)程可跨越多個(gè)文件），直到遇到其他的不同編譯程序指令。 `unconnected_drive， `nounconnected_drive 下劃線符號(hào)（ _）可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒(méi)有意義。同樣，寄存器型也包含很多不同類(lèi)型，有 5種，即： reg， integer， time， real， realtime。下面將分別進(jìn)行介紹： 賦值語(yǔ)句 賦值語(yǔ)句有兩種賦值方式，即：非阻塞賦值（＂＜＝＂）和阻塞賦值（＂＝＂）。 并行塊的格式為： fork 或 fork ：塊名 語(yǔ)句 1； 塊內(nèi)聲明語(yǔ)句； 語(yǔ)句 2； 語(yǔ)句 1； ． 語(yǔ)句 2； ． ． 語(yǔ)句 n； ． jion 語(yǔ)句 n； join 其中塊名，如同順序塊格式一樣，也是用標(biāo)識(shí)符給塊取的一個(gè)名字。另外需要注意的一點(diǎn)就是，當(dāng) if 與 else 多次 17 連用的時(shí)候，其配對(duì)關(guān)系為： else 總是跟它上面離最近的 if 配對(duì)。在 Verilog 語(yǔ)言中，進(jìn)程模塊的的說(shuō)明可以通過(guò)四種形式的說(shuō)明語(yǔ)句，分別為： initial 說(shuō)明語(yǔ)句、 always 說(shuō)明語(yǔ)句、 task 說(shuō)明語(yǔ)句、 function說(shuō)明語(yǔ)句。在 Verilog 中，它提供并說(shuō)明定義了一些基本門(mén)或稱(chēng)門(mén)級(jí)基元，通過(guò)使用它們就可以進(jìn)行門(mén)級(jí)結(jié)構(gòu)建模。門(mén)時(shí)延可以在門(mén)自 身實(shí)例語(yǔ)句中定義，其語(yǔ)法為： gale_type[delay][instance_name](terminal_list)； 時(shí)延規(guī)定了門(mén)時(shí)延，即從門(mén)的任意輸入到輸出的傳輸時(shí)延。 由于這種檢測(cè)方法的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次正確的碼及正確的序列。高等教育出版社， 20xx年 2 潘松，黃繼業(yè)。華中科技大學(xué)出版社。 4 根據(jù)給定的電路設(shè)計(jì)條件選擇 觸發(fā)器 根據(jù) 5 作激勵(lì)函數(shù)和輸出函數(shù) 。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置的對(duì)應(yīng)碼相同。 當(dāng)狀態(tài) S3時(shí)，若 A=0，則表明連續(xù)輸入編碼為 10，轉(zhuǎn)向狀態(tài) S2， 若 A=1，則表明連續(xù)輸 入編碼為 1011，轉(zhuǎn)向狀態(tài) S4， 輸出 Z=1。 [參 考文 獻(xiàn) ] 數(shù) 字 電 子技 術(shù) 基 礎(chǔ) 閻 石主 編 4版 –北京：高等 教 育出版社， 1