【文章內(nèi)容簡介】 者同時對雙口 RAM進(jìn)行讀或者寫，當(dāng)兩者同時讀或?qū)憰r，進(jìn)行相應(yīng)控制，規(guī)定兩者的訪問優(yōu)先級。 ②雙口 RAM:它是整個芯片的數(shù)據(jù)存儲區(qū)，用以存儲不同工作方式下的各類字，是傳輸消息的內(nèi)容數(shù)據(jù)，也是處理器與總線接口芯片通信的數(shù)據(jù)交換媒介 [18]。 ③并行通信控制接口 :該部分主要實現(xiàn)總線接口芯片與主處理器并行通信。 ④串行通信接口 :該部分即為了實現(xiàn)總線接口芯片的串行通信，在 FPGA中嵌入UART(通用異步收發(fā)器 )，可以與具有 UART的通信接口部件相連接，例如通過 RS232總線與 PC機進(jìn)行串行通信。 總線接口寄存器模塊功能 接口寄存器是以控制和狀態(tài)寄存器來實現(xiàn)的，主要有以下幾個寄存器 :遠(yuǎn)程終端命令字寄存器 :RT模式下，存儲接收到的所有命令字和方式指令字。接收命令字寄存器 :只在 RT的模式下使用，信息完整的接收后，命令字會從遠(yuǎn)程終端命令字寄存器送入此寄存器 [18]。 第一命令字寄存器 :存放 BC要發(fā)送的命令字，或者存放 RT一 RT傳輸?shù)牡谝粋€命令字。 矢量字 /第二命令字 /方式指令數(shù)據(jù)寄存器 :在 BC模式下，可以存放 RT一 RT傳輸時的第二個命令字或者方式指令需要的數(shù)據(jù)字 。在 RT模式下，存放方式指令提取的矢量字。 第一狀態(tài)字寄存器 :存放 RT返回的狀態(tài)字，或者是 RT一 RT模式下 RT返回的第一個狀態(tài)字。 同步 /第二狀態(tài)字 /返回方式指令數(shù)據(jù)寄存器 :在 BC模式下，此寄存器既可以存放來自 RT一 RT模式下傳輸?shù)牡诙€狀態(tài)字也可以存放來自 RT的方式指令返回字 :RT模式下，作為存放帶數(shù)據(jù)字的方式指令字的數(shù)據(jù)字的寄存器。 操作寄存器 :子系統(tǒng)用來控制總線接口的寄存器。配置整個接口的功能選擇。方式指令寄存器 :RT接收到的方式指令 [14]。 南昌航空大學(xué)學(xué)士學(xué)位論文 15 4 1553B 總線接口具體設(shè)計與實現(xiàn) 總線 BC 功能 總線控制器 BC 是 1553B 總線上唯一可以發(fā)起和終止消息傳輸任務(wù)的終端。一條總線上只可以存在一個總線控制器，它是 1553B 總線的指揮和調(diào)度者。 其 主要功能是，向系統(tǒng)中的遠(yuǎn)程終端發(fā)出指令，控制終端的行為。包括發(fā)送廣播指令，模式代碼（ mode code）指令；普通發(fā)送數(shù)據(jù)指令，普通接收數(shù)據(jù)指令。 作為總線控制器 ，要實現(xiàn)的任務(wù)包括 ： (1)數(shù)據(jù)字的正確接收 :包括接收器，同步檢出，數(shù)據(jù)檢出，曼徹斯特 n 碼錯誤檢出奇偶檢測，位 /字計數(shù) ； (2)數(shù)據(jù)字的發(fā)送 :包括發(fā)送控制，同步 /數(shù)據(jù)編碼，時鐘產(chǎn)生 ； (3)字 /消息的處理 :包括， a 接收部分，計數(shù)器，狀態(tài)寄存器 。b 自測試部分 。c 主子系統(tǒng)接口部分，控制，數(shù)據(jù)地址，控制寄存器 ； d 存儲器緩沖器部分 ； e 狀態(tài)字譯碼部分，字計數(shù)識別，消息錯誤檢出等任務(wù) [18]。 作為 MILSTD 一 1553B 總線的通用接口應(yīng)完成以下功能 ： ①將總線上的串行信息流轉(zhuǎn)換成處理機可以處理的并行信息或者與之相反 ； ②接收或發(fā)送信息時，能夠識別或生成標(biāo)準(zhǔn)的 1553B 信息字和消息 ； ③完成與處理機之間的信息交換，這包括1553B 信息 地址的分配，命令字 (或狀態(tài)字 )的譯碼或返回狀態(tài)字、發(fā)送數(shù)據(jù)字等。 1553B 協(xié)議處理器 BC 功能模塊設(shè)計 模擬收發(fā)器 模擬收 /發(fā)器是 BCR/T/MT 直接與傳輸電纜接口的關(guān)鍵部件， 1553B 總線采用的是雙相碼中的曼徹斯特碼，本身包含了自定時的信息，同時它能與變壓器禍合協(xié)調(diào)，十分適宜用于變壓器禍合形式，電纜長度為 500 英尺左右航電綜合系統(tǒng)中。 簡要的說就是 將雙電平曼徹斯特碼轉(zhuǎn)化為單電平曼徹斯特碼，以及將單電平曼徹斯特碼轉(zhuǎn)化為雙電平曼徹斯特碼。 總線控制器 BC 設(shè)計 總線接口的每一種 類型的終端的設(shè)計都包括模擬收發(fā)器、總線接口模塊、總線控制模塊、處理機接口模塊四部分，都需要完成字處理和消息處理，而 BC 是總線上唯一被安排為執(zhí)行建立和啟動數(shù)據(jù)傳輸任務(wù)的終端，被指派啟動數(shù)據(jù)總線上信息傳輸任務(wù)的終端。針對 BC 功能，其 FPGA 部分的邏輯結(jié)構(gòu)如圖 示。 南昌航空大學(xué)學(xué)士學(xué)位論文 16 外部時鐘 外部控制信號 圖 總線 控制器內(nèi)部 結(jié)構(gòu)圖 下面將結(jié)構(gòu)圖中的各小模塊進(jìn)行設(shè)計說明。 消息發(fā)送器 在 BC 模式下，需要涉及 到發(fā)送指令文字，所以發(fā)送消息控制模塊根據(jù)工作模式從接口寄存器中讀取相應(yīng)的指令字，從而判斷消息傳輸模式是否帶數(shù)據(jù)字等。然后控制發(fā)送單元將指令字和數(shù)據(jù)字發(fā)送出去。 BC 在發(fā)送命令字的同時也對發(fā)出的命令字進(jìn)行譯碼，包括提取 RT 地址，以及要發(fā)送數(shù)據(jù)字的個數(shù)，來產(chǎn)生控制信號提供給其他模塊。在 RT 模式只需要發(fā)送狀態(tài)字、數(shù)據(jù)字和方式指令數(shù)據(jù)碼，數(shù)據(jù)字計數(shù)需要從命令字的字計數(shù)字段提取，方式指令數(shù)據(jù)碼是 BC 通過方式指令字讀取的 RT 狀態(tài)，包括上一狀態(tài)字、上一命令字、矢量字等。 Moore 型有限狀態(tài)機的輸出只與有限狀態(tài)機的當(dāng)前狀態(tài) 有關(guān)，與輸入信號的當(dāng)前值無關(guān)。在圖 中描述了 Moore 型有限狀態(tài)機的示意圖 . 時鐘產(chǎn)生模塊 存儲器接口 雙口RAM 狀態(tài)字譯碼 /接收數(shù)據(jù)字 發(fā)生器控制 檢錯控制 發(fā)送超時監(jiān)測 數(shù)字接收器 數(shù)字發(fā)送器 串行通信接口 并行通信接口 地址控制 發(fā)送命令字 南昌航空大學(xué)學(xué)士學(xué)位論文 17 input state output current state clok reset 圖 Moore 型有限狀態(tài)機示意圖 Moore 型有限狀態(tài)機在時鐘 clock 脈沖的有效邊沿后的有限個門延時后，輸出達(dá)到穩(wěn)定值。即使在一個時鐘周期內(nèi)輸入信號發(fā)生變化，輸出也會在一個完整的時鐘周期內(nèi)保持穩(wěn)定值而不變。輸入對輸出的影響要到下一個周期才能反映出來， Moore 型有限狀態(tài)機最 重要的特點就是將輸入與輸出信號隔離開來。 單進(jìn)程 Moore 型有限狀態(tài)機 ，其 VHDL 語言描述如下： Library ieee。 Use 。 Entity moore is Port(datain : in std_logic_vector(1 downto 0)。 Clk,clr : in std logic。 q : out std_logic_vector(3 downto 0)。 End moore。 Architecture behav of moore is Type st_type is (st0,st1,st2,st3,st4)。 Signal c_st : st_type。 Begin Processs(clk,clr) Begin If clr=’1’ then C_st=st0。 q=”0000”。 Elsif clk event and clk=’1’ then Case c_st is When st0=if datain”10” then c st=st1。 Else c_st=st0。 end if。 q=”1001”。 state register state logic output logic 南昌航空大學(xué)學(xué)士學(xué)位論文 18 When st1=if datain”11” then c st=st2。 Else c_st=st1。 end if。 q=”0101”。 When st2=if datain”01” then c st=st3。 Else c_st=st0。 end if。 q=”1100”。 When st3=if datain”00” then c st=st4。 Else c_st=st2。 end if。 q=”0010”。 When st4=if datain”11” then c st=st0。 Else c_st=st3。 end if。 q=”1001”。 When others=c_st,=st0。 End case。 End if。 End process。 End behav。 其特點是組合進(jìn)程和時序進(jìn)程在同一個進(jìn)程中，此進(jìn)程可以認(rèn)為是一個混合進(jìn)程。注意在此進(jìn)程中， CASE 語句處于測試時鐘上升沿的 ELSIF 語句中，因此在綜合時，對 Q 的賦值操作必然引進(jìn)對 Q 鎖存的鎖存器。這就是說，此進(jìn)程中能產(chǎn)生兩組同步的時序邏輯電路，一組是狀態(tài)機本身，另一組是由 CLK 作為鎖存信號的 4 位鎖存器，負(fù)責(zé)鎖存輸出數(shù)據(jù) Q。與多進(jìn)程的狀態(tài)機相比，這個狀態(tài)機結(jié)構(gòu)的優(yōu)勢是，輸出信號不會出現(xiàn)毛刺現(xiàn)象。這是由于 Q 的輸出信號在下一個狀態(tài)出現(xiàn)時，由時鐘上升沿鎖入鎖存器后輸出，即有時序器件同步輸出，從而很好地避免了競爭冒險現(xiàn)象。 從輸出的時序上看，由于 Q 的輸出信號要等到進(jìn)入下一狀態(tài)的時鐘信號的上升沿進(jìn)行鎖存，即 Q 的輸出信號在當(dāng)前狀態(tài)中由組合電路產(chǎn)生，而在穩(wěn)定了一個時鐘周期后在次態(tài) 由鎖存器輸出，因此要比多進(jìn)程狀態(tài)機的輸出晚一個時鐘周期，這是此類狀態(tài)機的缺點。圖 單進(jìn)程 Moore 狀態(tài)機的工作時序圖： 圖 單進(jìn)程 Moore 型狀態(tài)機的工作時序 南昌航空大學(xué)學(xué)士學(xué)位論文 19 寄存器 1： I/O 寫 寄存器 寄存器的寫操作 VHDL 語言描述如下 : write:proeess(strb， wr) FPGA 的 I/O 端口進(jìn)程 begin if(wr’event and wr=’0’)then 寫信號 wr 有效時繼續(xù)執(zhí)行該進(jìn)程 if(ios=’0’ and strb=’0’)then 判斷是 信息 否是寫外部 I/O 端口 case addr is when”11111”=mandword=datadsp。 寫入 I/O 地址 IF when”11110”=dataword=datadsp。 寫入 I/O 地址 IE when”11101”=timerword=datadsp。 寫入 I/O 地址 ID when others=null。 end case。 end if。 end if。 end proeess。 其操作波形如圖 所示 :圖中在 wr 下降沿，在 strb 和 ios 信號為低電 平時分別對 I/O 端口 1F， lE， 1D 都進(jìn)行了寫操作。 圖 I/O 接口寫操作 2： I/O 讀寄存器 讀 寄存器的 VHDL 實現(xiàn)如下 : read:process(strb， rd) 讀 FPGA 的 I/O 進(jìn)程 begin if(rd’event and rd=’0’)then 讀信號 rd 有效時執(zhí)行該進(jìn)程 南昌航空大學(xué)學(xué)士學(xué)位論文 20 if(ios=’0’ and strb=’0’)then 判斷端口 狀態(tài) case addr is when”11100”=datadsp=datal553。 讀出 1553B 數(shù)據(jù)，地址 IC when”11011”=datadsp=statusl553。 讀出 1553B 狀態(tài)，地址 IB when”11010”=datadsp=timervalue。 讀出計數(shù)器的值，地址 IA when other=datadsp=”zzzzzzzzzzzzzzzz”。 讀其它 I/O 端 口則總線置為高阻狀 態(tài) end case。 end if。 else datadsp= “zzzzzzzzzzzzzzzz”。 end if。 end process: 計數(shù)器 計數(shù)器單元的功能是實現(xiàn)一個 4~12 微妙的計數(shù)器，如圖 所示。該計數(shù)器的輸入信號有 :(l)clock32m， 32 兆赫茲的時鐘輸入信號 。(2)timerstart，計數(shù)器啟動信號 。 TIMRER DATAIN[8… 0] CLOCK32M TIMERSTART TIMERROR TIMERCLR TIMERCTL 圖 計數(shù)器方框圖 (3)timerclr，計數(shù)器清零信號 ； (4)timerctl，計 數(shù)器控制信號，當(dāng)該端口收到一個高脈沖時，表示 F206 要寫入新的計數(shù)值，該計數(shù)值由 F206 通過 I/O 地址 ID 寫入 FPGA的寄存器 timerword； 計數(shù)器收到該信號后，就會把新的計數(shù)值裝入計數(shù)周期單元中，該值由用戶自己定義大小，它的取值范圍 M 為 ： 4 微妙 12 微妙 計數(shù)器的時鐘周期 計數(shù)器的時鐘周期 可算得， 128 384 之間； DATAIN[8… 0] CLOCK32M TIMERSTART