【文章內(nèi)容簡(jiǎn)介】 , 最好先寫系統(tǒng)行為級(jí)代碼進(jìn)行行為仿真。如果系統(tǒng)行為仿真正確 , 就可以將行為級(jí)代碼轉(zhuǎn)化為 RTL級(jí)代碼。這種轉(zhuǎn)化稱之為高層次綜合或者行為級(jí)綜合。轉(zhuǎn)化的方法有 2 種 : 一是使用高層次綜合工具自動(dòng)轉(zhuǎn)化 ,例如 SYNO PSYS 公司的 Behavior Compiler[3 ]。二是使用手工方法轉(zhuǎn)化。手工方法使用很普遍 , 原因是目前高層次綜合的理論和方法還不成熟 ,其工具難求或者其性能沒有手工方法好。 (4) 功能 仿真 : 也叫 RTL 級(jí)仿真 , 是指不考慮延時(shí)信息的一種仿真 ,只能驗(yàn)證 RTL 級(jí)的行為描述是否能達(dá)到所要求的功能。功能仿真需要的輸入是 RTL 級(jí)代碼、測(cè)試激勵(lì)和庫(kù) (有時(shí)要調(diào)用工藝庫(kù)中宏功能單元的行為級(jí)模型 )?？衫脤Ｓ玫姆抡婀ぞ哌M(jìn)行仿真 ,如 Modelsim,VCS 等工具。如果仿真不對(duì) ,則需要檢查和修改 RTL 級(jí)代碼或者測(cè)試激勵(lì)甚至系統(tǒng)方案。仿真的過程是先對(duì)源代碼進(jìn)行編譯 ,檢查是否有語法錯(cuò)誤。如果沒有錯(cuò)誤 ,就將源代碼轉(zhuǎn)換為一種中間格式 ,便于仿真工具的內(nèi)部運(yùn)算。編譯的結(jié)果自動(dòng)存放在一個(gè)指定的工作目錄中 ,仿真的結(jié)果主 要以波形文件的形式存放。 (5) 邏輯綜合 : 邏輯綜合是將 RTL 級(jí)的行為描述轉(zhuǎn)化為使用門級(jí)單元的結(jié)構(gòu)描述。門級(jí)的結(jié)構(gòu)描述稱之為網(wǎng)表。網(wǎng)表文件主要記錄的是所用工藝庫(kù)門級(jí)單 9 元之間的互連關(guān)系 (即門級(jí)結(jié)構(gòu) )。綜合的輸入需要 RTL 級(jí)描述、約束和工藝庫(kù)。綜合時(shí)所加的約束一般比較簡(jiǎn)單 ,如時(shí)鐘頻率、器件型號(hào)和其他綜合設(shè)置等。綜合的過程是 translate (轉(zhuǎn)換 ) + map (映射 ) +optimize (優(yōu)化 )。轉(zhuǎn)換是將 RTL 級(jí)行為描述轉(zhuǎn)化為 RTL 級(jí)結(jié)構(gòu)描述 (使用與工藝無關(guān)的通用邏輯門符號(hào)表示 )。映射是將轉(zhuǎn)換后的 結(jié)果使用工藝庫(kù)門級(jí)單元的連接關(guān)系來表示 ,并根據(jù)需要進(jìn)行優(yōu)化 ,形成網(wǎng)表文件。映射是對(duì)某種目標(biāo)器件而言的一種資源分配和優(yōu)化操作。一般綜合工具能將轉(zhuǎn)換后的結(jié)果顯示為 RTL 級(jí)原理圖 ,也能將網(wǎng)表顯示為門級(jí)原理圖。網(wǎng)表文件中含門級(jí)單元的延時(shí)信息 ,對(duì)連線延時(shí)有預(yù)估值或者為零 ,不同的軟件處理的方法可能不同 ,暫稱之為網(wǎng)表文件 1。網(wǎng)表文件的格式可以表示成標(biāo)準(zhǔn)格式 (edif) ,也可以表示成 VHDL 或者 V erilog_ HDL 格式 (在綜合工具中設(shè)置 )。綜合報(bào)告文件中含所用邏輯資源、預(yù)估出的時(shí)鐘最高頻率、關(guān)鍵路徑 (延時(shí)最長(zhǎng)的路徑 , 可在軟件中顯示 ) 等信息。 (6) 布線前門級(jí)仿真 : 是門級(jí)功能仿真 ,一般不考慮延時(shí)。該仿真的輸入需要綜合后的門級(jí)網(wǎng)表、工藝庫(kù)和測(cè)試激勵(lì)。有的 EDA 工具不提供此仿真功能 ,可以不做。 (7) 適配 (布局布線 ) : 適配就是將網(wǎng)表文件映射到目標(biāo)器件中的一種操作 , 是對(duì)目標(biāo)器件的第二次映射 (第一次映射是綜合 )。即對(duì)網(wǎng)表中的每一個(gè)門級(jí)單元在器件中定位 (布局 ),并使用器件內(nèi)的連線資源按照網(wǎng)表中的連接關(guān)系連接起來(布線 ) 同時(shí)要滿足引腳分配、時(shí)鐘線的分配等約束條件。適配的輸入需要網(wǎng)表文件 工藝庫(kù) (要使用其中的布 線模型等信息 )和約束。適配所加的約束比較多 , 如引腳分配、時(shí)鐘樹的分配、模塊在器件中的定位等。適配后產(chǎn)生的文件有網(wǎng)表文件 反標(biāo)文件和編程文件等。根據(jù)適配工具和適配設(shè)置的不同 ,產(chǎn)生的網(wǎng)表文件 2可以具有不同的格式并可以設(shè)置為包含延時(shí)信息 (包括門延時(shí)和線延時(shí) )。反標(biāo)文件含延時(shí)信息 ,使用標(biāo)準(zhǔn)格式 (SDF 格式 )表示。編程文件用于對(duì)器件編程下載。 (8) 時(shí)序仿真 : 是最接近真實(shí)情況的一種仿真 , 因?yàn)樵摲抡婧械难訒r(shí)信息和約束信息 (約束信息包含在網(wǎng)表文件 2 中 )。時(shí)序仿真的輸入需要測(cè)試激勵(lì)、工藝庫(kù)門級(jí)單元模型、網(wǎng)表文 件 2 和反標(biāo)文件。如果網(wǎng)表文件 2 中含有延時(shí)信息 , 則不需要反標(biāo)文件。時(shí)序仿真的結(jié)果跟延時(shí)關(guān)系極大。延時(shí)跟工藝有關(guān) , 10 特別是深亞微米工藝 ,線延時(shí)大大超過門延時(shí) ,所以總延時(shí)跟布局布線關(guān)系極大。如果仿真結(jié)果不對(duì) , 要從約束、綜合、布局布線、 RTL 級(jí)代碼等環(huán)節(jié)上找原因 , 也可以借助時(shí)序分析工具找原因。 (9) 時(shí)序分析 : 使用 EDA 軟件的時(shí)序分析功能能夠分析所有時(shí)鐘的頻率、周期、關(guān)鍵路徑和其他所有時(shí)鐘路徑上的延時(shí)信息 ,進(jìn)行建立時(shí)間和保持時(shí)間分析和輸入到輸出、輸入到寄存器、寄存器到輸出的延時(shí)分析等 ,從而可以找出不滿足 時(shí)序關(guān)系的原因所在。時(shí)序分析是一個(gè)輔助功能 ,有時(shí)可以不做。 (10) 器件編程 : 指將適配后產(chǎn)生的編程文件下載到 FPGA CPLD 器件中。下載的過程就是一個(gè)改寫器件內(nèi)邏輯結(jié)構(gòu)的過程 ,故稱之為編程。下載使用專用的編程器或者下載電纜。器件的編程接口一般使用 10 針 JTA G 插座。習(xí)慣上 ,對(duì)CPLD 器件的下載叫編程 ,對(duì) FPGA 器件的下載叫配置。 CPLD 器件基于 EEPROM 工藝或者 FLA SH 工藝 ,掉電后信息不丟失。而 FPGA 器件基 SRAM 查找表工藝 ,掉電后編程信息會(huì)丟失 ,在下次上電后需要重新加載編程文件。配置 方式有多種模式 , 較常用的是 PS 模式 (調(diào)試時(shí)用 )和使用配置器件模式 (產(chǎn)品中使用 ),它是使用一個(gè) EPROM 型的配置芯片 ,先將編程數(shù)據(jù)燒寫到配置芯片中 ,配置芯片跟 FPGA使用專用接口引腳相連。這樣 ,上電后配置芯片自動(dòng)給 FPGA 加載編程數(shù)據(jù)。也可使用單片機(jī)進(jìn)行配置。 (11) 系統(tǒng)驗(yàn)證 : 先將 FPGA 芯片在測(cè)試板上進(jìn)行功能驗(yàn)證 ,然后再到實(shí)際系統(tǒng)中驗(yàn)證。系統(tǒng)驗(yàn)證通過后就可以在產(chǎn)品中使用。至此 ,FPGA 芯片設(shè)計(jì)完成。 硬件描述語言 VHDL VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在 80 年代的后期 出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前它在中國(guó)的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì) 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為 ，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及 11 語法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 底層嵌入功能單元是指那些通用程度較高的嵌入式功能模塊，比如PLL(phase Locked Loop)、 DLL(Delay Locked Loop)、 DSP、 CPU 等。本設(shè)計(jì)中用到了 PLL 嵌入式單元，該模塊單元是通過開發(fā)平臺(tái)的 IP 核生成器自動(dòng)生成的（內(nèi)嵌專用硬核里的內(nèi)嵌專用硬核是有別于底層嵌入功能單元的，主要是指那些通用性相對(duì)較弱、不是所有 FPGA 器件都包括的硬核）。 與其他硬件描述語言相比，VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計(jì)靈活 。 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè) 計(jì)，