tms320c54x與tlc320ad50的通信系統(tǒng)的設計(編輯修改稿)
2024-10-08 08:34 本頁面
【文章內容簡介】 4x 的外設包括 (1)l通用 I/O 引腳， XF 和 BIO (2)l定時器 (3)l PLL 時鐘產(chǎn)生器 (4)l HPI 口 8 比特或 16 比特 (5)l同步串口 (6)l帶緩存串口 BSP (7)l多路帶緩存串口 McBSP (8)l時分復用串口 TDM (9)l可編程等待狀態(tài)產(chǎn)生器 (10)l 可編程 bank switching 模塊 (11)l 外部總線接口 (12)l 標準 JTAG 口 依賴其并行的工藝特性和片上 RAM 雙向訪問的性能，在一個機器周期內， C54x 可以執(zhí)行4 條行并行存儲器操作：取指令，兩操作數(shù)讀，一操作數(shù)寫。 使用片內存儲器有三個優(yōu)點 :高速執(zhí)行（不需要等待） ,低開銷 ,低功耗。 C54x 程序存儲區(qū)有片內 ROM 、 DARAM、 SARAM ，這些區(qū)域可以通過軟件配置到程序空間。當?shù)刂仿湓谶@些區(qū)域內，自動對這些區(qū)域進行訪問，當?shù)刂仿湓谶@些區(qū)域以外，自動產(chǎn)生對外部存儲器的訪問。 片內 ROM（ 4K 16K 24K 28K 或 48K 字）可能包括的內容有： (1)l引導程序，可以從串口、外部存儲器、 I/O 口或 HPI 口引導 (2)l256 字的率 擴展表 (3)l256 字的 A 率擴展表 6 (4)l 256 字的正弦表 (5)l中斷矢量 TLC320AD50 的內部結構 簡圖圖 1最上面第一通道為模擬信號輸入監(jiān)控通道，第二通道為模擬信號轉化為數(shù)字信號（ A/D）通道，第三通道為數(shù)字信號轉化為模擬信號（ D/A）通道，最下面一路是 AD50 的工作頻率和采樣頻率控制通道。本文所述的輸入時鐘（ MCLK）為 ， A/D與 D/A 的采樣頻率為 MCLK/（ 128*N） Hz（ N為 AD50C 的第 4 個寄存器 4~6 位所設）。 圖 42 TLC320AD50的內部結構簡圖 7 TLC320AD50 與 DSP 的引腳連接方式 圖 43 AD50 與 DSP 連接方式 復位電路 在上電或復位過程中，控制 CPU 的復位狀態(tài)：這段時間內讓 CPU 保持復位狀態(tài)，防止 CPU 發(fā)出錯誤的指令、執(zhí)行錯誤操作，也可以提高電磁兼容性能。復位電路如圖 32 所示： TMS320C54x與其他微處理器一樣，在啟動時都需要復位。使 CPU 及系統(tǒng)各部件處于確定的初始狀態(tài)，并從初始狀態(tài) 開始工作。 TMS320C54x 的復位信號是從 RST 引腳輸入到芯片內的施密特觸發(fā)器中的。當系統(tǒng)處于正常的工作狀態(tài)時，且振蕩器穩(wěn)定后，如 RST 引腳上有一個高電平并維持 2個機器周期（ 24 個振蕩周期），則 CPU 就可以響應并將系統(tǒng)復位。因外部的復位信號與內部時鐘異步的，所以在每個機器周期的 S5P2 都對 RST 引腳上的狀態(tài)采樣。當在 RST 端采樣到“ 1”信號且該信號維持 19 個振蕩周期以后，將 ALE 和 PSEN 接成高電平，使器件復位，在 RST 端電壓變低后，經(jīng) 1個～ 2個機器周期后退出。 PSEN 引腳拉成低電平，則會引起芯片進入不定狀態(tài)。 8 +5V
環(huán)評公示相關推薦
鄂ICP備17016276號-1