【文章內(nèi)容簡(jiǎn)介】 是否開(kāi)始記錄時(shí)間。當(dāng) sp=0 時(shí)，開(kāi)始記錄時(shí)間。當(dāng)時(shí)間達(dá)到足夠長(zhǎng)時(shí)產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。一個(gè) timecount 脈沖相當(dāng)于等待的時(shí)間達(dá)到了時(shí)間計(jì)費(fèi)的長(zhǎng)度。 計(jì)費(fèi)模塊：由兩個(gè)進(jìn)程組成。其中，一個(gè)進(jìn)程根據(jù)條件對(duì) enable 和 price 賦值，當(dāng)記錄的距離達(dá)到 3 公里后 enable 變?yōu)?1，開(kāi)始進(jìn)行每公里收費(fèi)，當(dāng)總費(fèi)用大于 20元后，則單價(jià) price 由原來(lái)的 元每公里變成 元每公里；第二個(gè)進(jìn)程在每個(gè) 時(shí)鐘周期判斷 timeout 和 clkout 的值。當(dāng)其為 1時(shí)，則在總費(fèi)用上加上相應(yīng)的費(fèi)用。 出租車計(jì)費(fèi)器主要模塊設(shè)計(jì) 速度模塊 速度模塊首先根據(jù) start 信號(hào)判斷是否開(kāi)始計(jì)費(fèi)，然后根據(jù)輸入的速度檔位 sp 的判斷，確定行駛 100m 所需要的時(shí)鐘數(shù)，每前進(jìn) 100m，輸出一個(gè) clkout 信號(hào)。同時(shí)由t 對(duì) clk 進(jìn)行計(jì)數(shù)，當(dāng) t 等于 kinside 時(shí)，把 clkout 信號(hào)置 1， t 清 0。 VHDL 語(yǔ)言程序見(jiàn)附錄，模塊原件符號(hào)如下。 圖 32 速度模塊框圖 計(jì)程模塊 此模塊主要用于記 錄行進(jìn)的距離，其模塊框圖如圖 33 所示。通過(guò)對(duì) clkout 信號(hào)的計(jì)數(shù)，可以計(jì)算行駛的距離 kmcount。一個(gè) clkout 脈沖相當(dāng)于行進(jìn) 100m 所以只要記錄 clkout 的脈沖數(shù)目即可確定共行進(jìn)的距離。 Kmcount1 為十分位， kmcount2 為個(gè)位，kmcount3 為十位，分別為十進(jìn)制數(shù)。 5 圖 33 計(jì)程模塊框圖 計(jì)時(shí)模塊 速度模塊主要用于計(jì)時(shí)收費(fèi)，記錄計(jì)程車速度為 0的時(shí)間（如等待紅燈），其模塊框圖如圖 34所示。通過(guò)對(duì) sp 信號(hào)的判斷，當(dāng) sp=0，開(kāi)始記錄時(shí)間。當(dāng)時(shí)間達(dá)到 足夠長(zhǎng)時(shí)，產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。 圖 34 計(jì)時(shí)模塊框圖 計(jì)費(fèi)模塊 計(jì)費(fèi)模塊如圖 36所示，可分為 kmmoney1 和 kmmoney2 兩個(gè)進(jìn)程。 Kmmoney1 用于產(chǎn)生 enable 和 price 信號(hào)。當(dāng)記錄距離達(dá)到 3km 后， enable 信號(hào)為1，開(kāi)始進(jìn)行每公里收費(fèi)。當(dāng)總費(fèi)用大于 40 元后，單價(jià) price 由原來(lái)的 2元變成 4元，用作計(jì)時(shí)收費(fèi)。通過(guò)對(duì) sp 信號(hào)的判斷，當(dāng) sp=0，開(kāi)始記錄時(shí)間。當(dāng)時(shí)間達(dá)到足夠長(zhǎng)時(shí)，產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。 Kmmoney2 用于判斷 timecount 和 clkout 的值，當(dāng)其為 1 時(shí)，總費(fèi)用加 1。最終輸出為總費(fèi)用。 6 圖 35 計(jì)費(fèi)模塊框圖 整體電路圖 整體電路如圖 41。硬件電路由 CycloneⅡ電路板組成， clk 為時(shí)鐘周期信號(hào)，由試驗(yàn)箱產(chǎn)生， start/stop 是啟動(dòng)停止按鍵電路， reset 為自動(dòng)清零電路。電源又 ADDC開(kāi)關(guān)電源供電。 圖 41 整體門(mén)電路 電源電路 電源采用了 ADDC開(kāi)關(guān)電源，輸入 115VAC 到 230VAC，輸出 +5V(4A)。使用開(kāi)關(guān)電源的好處就是比較節(jié)省能源，它的轉(zhuǎn)換效率很高，可達(dá) 85%以上，穩(wěn)壓范圍寬，除此之外，還具有穩(wěn)壓精度高、不使用電源變壓器等特點(diǎn)。 啟動(dòng) /停止按鍵電路 如圖 42所示，采用雙刀雙路開(kāi)關(guān)，一路開(kāi)關(guān)用于清零部分，由于顯示部分特殊要求，即計(jì)費(fèi)停止后屏幕上仍然要保持計(jì)費(fèi)的所有信息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開(kāi)始計(jì)費(fèi)。另外兩路開(kāi)關(guān)，其中一路用于啟動(dòng)指示和啟動(dòng) /停止輸出信號(hào)給 CPLD 芯片的 I/O 口。當(dāng)按下鍵后，清零部分和啟動(dòng)計(jì)費(fèi)部分同時(shí)進(jìn)行，但清零只是瞬間的，計(jì)費(fèi)指示燈兩起。 再次按下鍵后，開(kāi)關(guān)換到另外的兩路，空車指示燈亮起。 7 圖 42 啟動(dòng) /停止按鍵電路 自動(dòng)清零部分 由于顯示部分的特殊要求，即計(jì)費(fèi)停止后屏幕上仍然要保持計(jì)費(fèi)的所有信息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開(kāi)始計(jì)費(fèi)。 VHDL 語(yǔ)言的特殊性，不能在一個(gè)結(jié)構(gòu)中用兩個(gè)不同的動(dòng)作使其賦值。所以必須要有一個(gè)瞬間清零的信號(hào)，當(dāng) CPLD 的清零 I/O 端口為“ 1”時(shí)就自動(dòng)清零。使用電容的充放電功能來(lái)實(shí)現(xiàn)，按鍵斷開(kāi)時(shí)清零輸出端為接地，按鍵閉合時(shí)電容充電清零端為高電平，充完電后清零端輸出又為低電平，當(dāng)按鍵斷開(kāi)后，通過(guò)一個(gè) 2k歐姆的 電阻放電，為下次充電做好準(zhǔn)備。如圖 43所示。 圖 43 自動(dòng)清零電路 QuartusⅡ軟件介紹 QuartusⅡ是 Altera 公司自行設(shè)計(jì)的一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，它提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 8 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； 芯片 (電路 )平面布局連線編輯； LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原 始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與時(shí)序邏輯仿真工具； 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用 SignalTapⅡ邏輯分析工具進(jìn)行嵌入式的邏輯分析； 支持軟件源文件的添加和創(chuàng)建，并將它們連接起來(lái)生成編程文件； 使用組合編譯方法可一次完成整體設(shè)計(jì)流程； 自動(dòng)定位編譯錯(cuò)誤； 高效的期間編程與驗(yàn)證工具； 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件、和 Verilog 網(wǎng)表文件； 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 仿 真結(jié)果 整體仿真 對(duì)電路整體進(jìn)行仿真，得出如下仿真波形圖 51。圖中，當(dāng)復(fù)位信號(hào) reset 為高電平時(shí)，系統(tǒng)所有寄存器、計(jì)數(shù)器都清零；當(dāng)開(kāi)始計(jì)費(fèi)信號(hào) start 信號(hào)有效時(shí)，計(jì)費(fèi)器開(kāi)始計(jì)費(fèi)，根據(jù)出租車行駛的速度 sp[2..0]的取值計(jì)算所用花費(fèi)和行駛里程；當(dāng)停止計(jì)費(fèi)信號(hào)有效時(shí)，計(jì)費(fèi)器停止工作。 圖 51 出租車計(jì)費(fèi)器仿真波形圖 速度模塊仿真 9 速度模塊的仿真波形圖如圖 52所示。該模塊根據(jù)出租車所處的運(yùn)行狀態(tài)和不同的形式速度，對(duì)相應(yīng)數(shù)目的時(shí)鐘周期進(jìn)行計(jì)數(shù)，車每行駛 100m 時(shí)輸出信號(hào) clkout 輸出高電平。 圖 52 速度模塊仿真波形圖 計(jì)程模塊仿真 計(jì)程模塊的仿真波形如圖 53 所示。圖中，當(dāng) reset 信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，對(duì)輸入信號(hào) clkout 進(jìn)行十進(jìn)制計(jì)數(shù)。 圖 53 計(jì)程模塊仿真波形圖 計(jì)時(shí)模塊仿真 計(jì)時(shí)模塊的仿真波形圖如圖 54所示。預(yù)設(shè) 1000 個(gè)時(shí)鐘周期為 20s，對(duì)時(shí)鐘周期進(jìn)行計(jì)數(shù)，每計(jì) 1000 個(gè)時(shí)鐘周期輸出高電平，指示計(jì)時(shí) 20 秒。 圖 54 計(jì)時(shí)模塊仿真波形圖 10 計(jì)費(fèi)模塊仿真 計(jì)費(fèi)模塊的仿真波形圖如圖 55所 示。當(dāng) reset 信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，當(dāng)計(jì)時(shí)計(jì)費(fèi)信號(hào) timecount 和計(jì)程計(jì)費(fèi)信號(hào) clkout 為高電平時(shí)，按照一定計(jì)費(fèi)規(guī)則進(jìn)行計(jì)費(fèi)。 圖 55 計(jì)費(fèi)模塊仿真功能圖 綜上所述，本設(shè)計(jì)的出租車計(jì)費(fèi)器完全符合系統(tǒng)設(shè)計(jì)的要求，實(shí)現(xiàn)了出租車計(jì)費(fèi)器所需的各項(xiàng)基本功能。 設(shè)計(jì)測(cè)試 利用 QuartusⅡ 對(duì)所設(shè)計(jì)出租車計(jì)費(fèi)器的 VHDL 代碼進(jìn)行了仿真，并在 CycloneⅡ型可編程數(shù)字實(shí)現(xiàn)系統(tǒng)上實(shí)現(xiàn)了該控制。該數(shù)字實(shí)現(xiàn)系統(tǒng)分成兩部分，一是 FPGA 的下載板，它主要包括所使用的芯片、 RS232 接頭 、接腳轉(zhuǎn)換插槽等；另一部分是 I/O實(shí)驗(yàn)板，它主要包括顯示、脈沖輸出等。出租車計(jì)費(fèi)器的各部分利用數(shù)字實(shí)驗(yàn)系統(tǒng)所附的 RS232 連接線將計(jì)算機(jī)中的 VHDL 代碼設(shè)計(jì)的內(nèi)容燒錄到該實(shí)驗(yàn)系統(tǒng)的EPC2C35F672C8 芯片中進(jìn)行測(cè)試，測(cè)試結(jié)果基本實(shí)現(xiàn)了 總費(fèi)用 =起費(fèi)用 +(里程 3km)里程單價(jià) +等待時(shí)間等待單價(jià)的出租車計(jì)費(fèi)模式。 本文論述了基于 CPLD 的出租車計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個(gè)系統(tǒng)和各個(gè)模塊的設(shè)計(jì)，使用 CPLD 芯片、 VHDL 硬件描述語(yǔ)言作為設(shè)計(jì)手段，利用自頂向下的模塊化設(shè)計(jì)思路，通過(guò)在 QuartusⅡ軟件下進(jìn)行的模擬仿真，并進(jìn)行相應(yīng)的硬件下載調(diào)試，證明所設(shè)計(jì)的系統(tǒng)完成了出租車計(jì)費(fèi)器的功能，各項(xiàng)技術(shù)指標(biāo)符合預(yù)定標(biāo)準(zhǔn)，具有一定實(shí)用性。由于本人在經(jīng)驗(yàn)水平上的欠缺，設(shè)計(jì)中可能存在很多不足，請(qǐng)各位老師予以指證！ 近年來(lái)， CPLD 在通信、控制、數(shù)據(jù)計(jì)算等領(lǐng)域得到了廣泛的應(yīng)用，利用 CPLD 來(lái)設(shè)計(jì)電子產(chǎn)品可減少電子系統(tǒng)的開(kāi)發(fā)風(fēng)險(xiǎn)和開(kāi)發(fā)成本； 縮短了上市時(shí)間；通過(guò)在系統(tǒng)編程、遠(yuǎn)程在線重構(gòu)等技術(shù)降低維護(hù)升級(jí)成本。并且， CPLD 器件的成本越來(lái)越低 ,這些都說(shuō)明可編程器件已成為現(xiàn)在及未來(lái)很長(zhǎng)一段時(shí)間的主流，用它來(lái)實(shí)現(xiàn)的出租車計(jì)費(fèi)器省去很多外圍電路，穩(wěn)定，簡(jiǎn)單有效，將來(lái)必然可以設(shè)計(jì)出更多更強(qiáng)大的功能，提高產(chǎn)品競(jìng)爭(zhēng) 11 力。未來(lái)基于 CPLD 平臺(tái)的出租車計(jì)費(fèi)器將會(huì)有更低的成本、更小的體積、更安全、更精確和更多功能。 致謝 本次設(shè)計(jì)從選題到最后完成，都得到了指導(dǎo)老師邵利敏老師的悉心指導(dǎo)。邵老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和誨人不倦的精神永遠(yuǎn)是我學(xué)習(xí)的榜樣。在系統(tǒng)設(shè)計(jì)過(guò)程 中，我也遇到了較多的困難，我十分感謝我的