【文章內(nèi)容簡介】 件的變化從并行 I／ O I／ O 高速串行。 Xilinx Rocket I／ O 的 CML，五個可編程的輸出擺幅的 CML 輸出電壓 V 在 800mv1600mv 的范圍[8]。 8 2 Virtex5 FPGA 設計原理和參數(shù) Virtex5 介紹 作為一個 Xilinx FPGA 的領先制造商，提供了極為豐富的 FPGA 產(chǎn)品系列，主要包括 Virtex 系列和 Spartan 系列。所有的產(chǎn)品都有自己的特點和優(yōu)勢，但總的來說，是一個高性能的 FPGA 的 Virtex 系列， Spanan 系列屬于低成本。 Xilinx Virtex5 是世界上第一個 65nm FPGA 產(chǎn)品，基于創(chuàng)新的 ExpressFabric 架構(gòu)。 FPGA 包含多達 20 萬個邏輯單元，工作頻率可達 560MHz，能耗降低 %，比以前的產(chǎn)品，在性能提高 30%， 45%體積減小， 三柵氧化 過程中使用，可靠性高，產(chǎn)品的設計更加靈活。 提供了 4 種 Virtex5 系列的 FPGA， LX， LXT 的新平臺，使用新的 560MHz 時鐘技術的各個平臺， 。其中，對于 LX 平臺的高性能通用邏輯設計；與 PCIExpress 端點塊 LXT 平臺 FPGA，以太網(wǎng) MAC 塊和 RocketIO GTP收發(fā)器接口模塊，適用于高速接口的場合；高性能的信號處理的 SXT 平臺；嵌入式處理器 FXT 平臺，嵌入式中的應用 Virtex5 系列 FPGA 核心技 [9]。 一、 ChipSync 介紹： 為了保證高速新一代設備之間數(shù)據(jù)的可靠傳輸，硬件設計人員使用同步設計技術的源泉，使數(shù)據(jù)傳輸組件產(chǎn)生時鐘信號，并發(fā)送數(shù)據(jù)，這可以通過使用傳輸數(shù)據(jù)時鐘避免由于鐘鹽池和不同問題的數(shù)據(jù)。 Virtex5 嵌入式 SERDES 硬件和可變延遲線（即 idelay單元 ilogic），片同步技術是這些資源來實現(xiàn)源同步接口的使用 [10]。 Cllipsync 技術通過使用嵌入式的 SERDES，對總線接口的串行和并行的解決方案，可使千兆速率的高速串行 IO 和相對較低的頻率的 FPGA 協(xié)同工作，串行 IO 傳輸可以在最高的速度進行，從而提高了系 統(tǒng)性能，對普通邏輯的巨大的資源，在困難面前高速串行接口設計中使用的去除。 通過一個可變延遲線的使用 cmpsync 技術，消除了建立時間和保持時間的問題。因為數(shù)據(jù)和時鐘信號之間的偏移利用 idelay 元以彌補 PCB 布線，使設計者可以調(diào)整每個數(shù)據(jù)和時鐘路徑延遲（ 75ps 步進 ），數(shù)據(jù)采集的實現(xiàn)。 二、 XCITE AI/O 終端技術（ Active I/O terminal Tec） 提供一個控制終端阻抗匹配在 FPGA（ DCI），這種技術是 XCITE 活躍的 I / O 終端技術。高速 PCB 板設計， I/O 終端實現(xiàn)阻抗匹配，以保持 信號的完整性。傳統(tǒng)的方法是在 PCB 端點匹配電阻線，但大規(guī)模的 FPGA 使用數(shù)以百計的 I / O 和先進的包裝技術，外部終端電阻幾乎是不可能的。為了解決這個問題，所有的 Virtex5 I/O 結(jié)構(gòu)由第三代 9 Xilinx 的阻抗控制技術（ XCITE）對活性的 I / O 終端，實現(xiàn)阻抗匹配。同時，積極的 I / O 終端電路還可以動態(tài)地消除由于工藝，電壓和驅(qū)動強度變化引起的溫度變化，提高設計的可靠性 [11]。 三、 Xesium 計數(shù)器 Virtex5 具有時鐘資源豐富，包括 32 個時鐘輸入， 32 全局時鐘網(wǎng)絡， 16 ~ 48 本地時鐘 網(wǎng)絡和 8 ~ 24 時鐘帶。 Xesium 時鐘技術通過減少時鐘抖動，斜周期畸變和責任，它提供了許多的時鐘管理的特點，包括高達 20 的 DCM， 8 相匹配的時鐘分頻器（ PMCD）和 32 個全局時鐘緩沖。 Xesium 時鐘技術消除象限和緩沖區(qū)的限制，使布局更加方便，時鐘頻率可達 550MHz。 四、 RocketIO 發(fā)送與接收器 Virtex5 LXT FPGA RocketIO GTP 8 ~ 24 收發(fā)器，包括 SONET OC12，光纖通道支持，千兆以太網(wǎng)， PCI Express 和極光 10 種高速串行 IO。嵌入式 RocketIO GTP 的硬件模塊的使用，可大大簡化背板，線，開關的設計系統(tǒng)，服務器和存儲系統(tǒng)，工程師可以在很短的時間內(nèi)建立的芯片和電路板之間的高速連接，以提供電子系統(tǒng)所需的數(shù)據(jù)帶寬的一種新的 時代 [12]。 RocketIO 技術包括一下幾點： ● 千兆位收發(fā)器技術的可使用第三代 技術 ； ● 提供了 100Mbit/s 到 / s 的工作范圍廣，支持多速率的應用； ● 符合最廣泛的芯片，背板和光學裝置的標準和協(xié)議； ● 收發(fā) 器 達 24 個； ● 先進的 TX / RX 均衡技術 。 ● 完整的串行 I / O 的解 決方案 。 五、 DSP48E 模塊 Virtex5 FPGA 的 DSP 的性能優(yōu)良， DSP48E 塊可以在 500MHz 的頻率工作，和一個更大的 FPGA（ XC5VLX330T）最多可以有 192 DSP48E 塊，一般的數(shù)字信號處理能力的 105gmacs 能達到驚人，讓設計者可以很方便地處理各種設計挑戰(zhàn)，數(shù)字信號處理，如中間頻率和基帶下變頻信道數(shù)目龐大， 3G 擴頻系統(tǒng)的碼片速率處理 128 倍和高分辨率的 、 MPEG4 編解碼算法。 該 DSP48E 塊是一個多功能的，粗糙的 DSP，使設計者可以有效地提高基于 FPGA的 DSP 系統(tǒng)強大的功能。支持超過 40 種動態(tài)控制運行方式的 DSP48E 塊，包括乘法器，MAC， MAC / 3 輸入加法器，減法器，桶形移位器，多總線多路復用器，各種計數(shù)器、比較器。 DSP48E 塊支持加法鏈結(jié)構(gòu)，可以有效地進行高性能濾波器和復雜的算術運算。 六、 嵌入式以太網(wǎng)媒體訪問控制器（ MAC）模塊 10 Virtex5 LXT FPGA 包括一個內(nèi)置的以太網(wǎng)連接，具有多達 4 個以太網(wǎng)媒體訪問控制器（ MAC）模塊。 MAC 模塊 性能簡介如下： ● 符合 802 標準 ● 三態(tài) EMAC10／ 101Mbit/s 模式， 1001Mbit／ s 模式， 10／ 101／ l001Mbit/s 模式 ● 可編程的物理層接口（ MⅡ 、 RGM、 GMIIⅡ、 SGMⅡ） ● 可以實現(xiàn)無縫連接的 RocketIO 收發(fā)器 ● 每次最多可以存儲 1800 個邏輯單元 ● 適用于網(wǎng)絡管理或 FPGA 遠程監(jiān)測 ● 可以提供完整的 RocketIO 收發(fā)器 FPGA 設計方法 一般來說，完整的 FPGA 設計流程包括 RTL 設計輸入，功能仿真，優(yōu)化，布局，時序分析，時序仿真，并下載調(diào)試測試這幾個階段，如圖 所示 [ 13 ]。 圖 FPGA設計流程圖 Fig FPGA design flow chart 熟悉 FPGA 的設計流程，在設計過程中的靈活應用，可以加快工程進度，提高發(fā)展質(zhì)量。 11 Xilinx FPGA 相關軟件介紹 使用 ISE Xilinx FPGA 的，是必不可少的設計工具。 ISE FPGA 可以完成所有的開發(fā)過程，包括輸入，仿真，設計合成，布局，生成的點文件，配置和在線調(diào)試，非常強大。對于大多數(shù)的 FPGA 設計者，你可以使用 ISE 完成設計任務。 ISE 是一個集成開發(fā)環(huán)境，結(jié)合實際的大量工具，包括 HDL 編輯器 (HDLEditor)，出口核能發(fā)電機（ CORE Generator System），約束編輯器（ Constraints Editor)，靜態(tài)時序分析工具（ Static Timing Analyzer），布局規(guī)劃工具（ FloorPlanner）， FPGA 編輯工具（ FPGA Editor）和功耗分析工具（ XPower），這些工具可以幫助設計師完成設計任務，或提高工作效率。 在 FPGA 設計中，除了使用 ISE 軟件的大部分功能，也可用于第三方仿真工具 ——ModelSim 和 Xilinx 公司提供在線邏輯分析儀的工具 _cllipscope Pro。在這里，兩個軟件，并使用在 ISE 法相結(jié)合做了簡單的介紹。 2． 3． 1 Modelsim 軟件 雖然 ISE 還提供了仿真工具 ModelSim 自身的發(fā)展，但最常用的仿真工具的 FPGA設計行業(yè)，在 ModelSim 仿真工具的設計經(jīng)驗，仿真速度會更快，而且還提供了功能更齊全。 Modelsim 是一個獨立的 ModelSim 仿真工具，它不需要其他軟件輔助工作時間。在ISE 軟件集成開發(fā)環(huán)境 Modelsim 仿真軟件的接口，通過從 ISE 集成環(huán)境接口直接啟動Modelsim 仿真工具。如果你想從 ISE 集成開發(fā)環(huán)境開始進行直接的工具，需要注意以下內(nèi)容： ● ISE 創(chuàng)建的項 目屬性，使用 modelsiin 作為仿真工具修改設置，并且需要正確設置進行安裝路徑 ● 加入 ISE 的源代碼和編譯 ● ISE 測試夾具和測試臺波形工具的使用提供電流設計測試模板（ Testbench），增加激勵的設計和測試模板 ChipScope Pro 軟件介紹 ChipScope Pro 提供片上邏輯分析儀功能的 FPGA 調(diào)試，它類似于傳統(tǒng)邏輯分析儀的功能，具有這種優(yōu)勢，可以觀察到任何信號在 FPGA， FPGA 調(diào)試帶來極大的便利，觸發(fā)條件，數(shù)據(jù)的寬度和深度的設置也很方便，在實際工作中得到了廣泛的應用。 Xilinx Chipscope Pro 可用于 FPGA 調(diào)試的全系列產(chǎn)品，它僅使用軟件與 JTAG 電纜信號分析。 ChipScope Pro 的主要功能是通過 JTAG 端口，在線，實時讀出信號的 FPGA 12 實現(xiàn)。的基本原則是 ChipScope Pro FPGA 和 BLOCKRAM 內(nèi)部邏輯的使用，根據(jù)用戶設定的觸發(fā)條件將信號保存 BLOCKRAM，然后發(fā)送到計算機通過 JTAG 端口，并顯示在計算機屏幕上的時間波形。 ChipScope Pro 使用方法如下： 一般來說，當用戶需要實例化 ChipScope Pro 兩種核的設計：一是邏輯分析儀系 統(tǒng)的集成（ ILA 核心，集成控制器核分析儀的核心），提供觸發(fā)采集和跟蹤功能；二是核集成控制器（圖標核心，集成控制器為核心，負責核心和 ILA）邊界掃描端口通信，一個圖標核心可以連接到 1 ~ 15 個核心。 ChipScope Pro， ILA 核心根據(jù)用戶設定的觸發(fā)條件捕獲數(shù)據(jù)，然后在圖標核心控制，對計算機通過邊界掃描端口上傳，并給出用ChipScope Pro 分析儀的信號波形。 ChipScope Pro 包括三種類型： ChipScope Pro Core Generator、 ChipScope Pro Core Inserter 和 ChipScope Pro Analyzer。 ChipScope Pro 兩種方法： 第一個是 ChipScope Pro 核心與發(fā)電機和 ChipScope Pro 分析儀的應用。首先利用ChipScope Pro 核心發(fā)生器來產(chǎn)生所需的 IP，輸出的 HDL 文件的結(jié)果，它描述了核心的定義和接口（沒有內(nèi)部的細節(jié)）；然后根據(jù)信息核實情況來設計自己的用戶，同時需要觀察的信號連接到 IP 端口，然后綜合，布局布線，下載等操作， FPGA 的運行可以觀察ChipScope Pro 分析儀波形。 第 二是 ChipScope Pro 核心的插件和 ChipScope Pro 分析儀的應用。這種方法比較簡單，在全面的代碼設計，利用 ChipScope Pro 芯插件直接進入的 IP 核，然后綜合，布局，下載操作，術后觀察 ChipScope Pro FPGA 中的波形分析儀。 由于第二種方法是容易改變和掌握，所以后面部分的邏輯分析線的第二直接進入 IP核的方法。 13 3 TS201 鏈接 口設計與實現(xiàn) TS20l 鏈接 口 簡介 ADSP TS201 和 ADSP TSL101 比較，最明顯的環(huán)節(jié)的改善。的 ADSP TS201 鏈路組成一個單一的終端連接到 LVDS 差 分連接模式，通過準雙向口完全變?yōu)殡p向通信鏈路時鐘，也可以在連接口中實現(xiàn)時鐘速率，導致更高的速度比的 ADSP TSL101 鏈接，更高的數(shù)據(jù)吞吐量，高可靠性。的 ADSP TS201 有四個獨立的全雙工鏈路，提供了一種快速，為處理器的內(nèi)部或外部數(shù)據(jù)傳輸獨立的通信機制，它在系統(tǒng)之間通信的方法提供了一種陣列的點，也可以互相使用相同的 I / O 設備通信協(xié)議。 在本文中，本章的內(nèi)容，這是通過在 Xilinx 的 FPGA 仿真鏈路協(xié)議，從而實現(xiàn) ADSP ts20l 和 Virtex5 XC5VLX50T 之間的高速數(shù)據(jù)傳輸，在仿真設計 ，必須首先對 TS201 的鏈接結(jié)構(gòu)的內(nèi)容，通信協(xié)議有一個清晰的了解，從而做出正確的在 FPGA 的仿真設計。 ADSPTS201 鏈路口結(jié)構(gòu) 每個鏈接 ts20l 有兩個獨立的通道可以同時運行，發(fā)射通道和接收通道，它是全雙工模式。如圖 所示， TS201 的鏈接結(jié)構(gòu)，每個環(huán)節(jié)包括一個發(fā)射器和接收器兩部分。兩個緩沖區(qū)的傳輸信道，和接收緩沖區(qū)三，渠道包括 lbuftxx， lbufrxx 和 RX 臨時緩沖區(qū)是 128 位的高速緩存，和移位