【文章內(nèi)容簡介】 掛網(wǎng)負載兩方面提供實時運行數(shù)據(jù)，確定影響電能質量的因素何在；通過該裝置為某些對電能質量非常敏感的用戶的連續(xù)加工生產(chǎn)線的電能質量符合性評估提供數(shù)理依據(jù)；為普通居民提供斷電記錄的同時，還能監(jiān)控計量線路有無竊電行為發(fā)生。 該裝置對電網(wǎng)運行參數(shù)實時監(jiān)測的結果將有利于人們科學地建設電網(wǎng)和使用電器設備，將有力地推動電力公司的經(jīng)營目標從供電充足可靠的數(shù)量目標向符合公共安全的高質量電能方向轉變。 8 三、擬采取的研究方法和技術路線 [研究方法 ] 本系統(tǒng)主要針對電力系統(tǒng)中諧波測量進行研究，通過對電力系統(tǒng)的諧波及電力各個參量的測量，以實現(xiàn)實時檢測電網(wǎng)質量。 1)測量電壓電流的幅值，有效值，防止電壓過高對用電設備造成危害。用電設備設計在額定電壓時性能最好、效率最高，但當電壓偏離額定值時，其性能和效率都會降低，有的還會減少使用壽命，當電壓偏 差超過一定值時，會引起設備的損壞。 2)鑒定實際電力系統(tǒng)及諧波源用戶的諧波水平是否符合標準的規(guī)定，包括對所有諧波源用戶的設備投運時的測量。 3)電氣設備調(diào)試、投運時的諧波測量，以確保設備投運后電力系統(tǒng)和設備的安全經(jīng)濟運行。 4)諧波故障或異常原因的測量，諧波專題測試，如諧波阻抗、諧波潮流、諧波諧振和放大等； 5)通過測量相位，有功功率，無功功率和視在功率的測量計算，可以優(yōu)化配置電力設備，提高功率因素 。 6)通過測量檢測出電力系統(tǒng)不穩(wěn)定的原因，從而通過必要的手段，如繼電保護，電網(wǎng)濾波，反饋控制等使電網(wǎng)穩(wěn) 定運行。 [技術路線 ] 一 硬件部分方案 1 CPU 控制運算核心硬件架構 本文提出采用傳統(tǒng)的主從式系統(tǒng)硬件設計，采用 CPLD+DSP 的雙 CPU并行處理技術，配以適當?shù)耐鈬涌陔娐穪硗瓿筛黜椆δ?。主要有?shù)據(jù)處理單元 (DSP)和人機接口單元 (CPLD)組成。 CPLD 作為主控制器完成整個系統(tǒng)的控制和鍵盤處理等功能，并通過雙口 RAM 與 DSP 單元進行通訊，實現(xiàn)快速的數(shù)據(jù)交換。 DSP 單元主要完成電壓和電流信號的采集及對其進行 FFT 變換和其它相關的數(shù)學運算，充分發(fā)揮其運算能力強的特長。 按照上述功能，本系統(tǒng)的設計原則 是采用模塊化設計，整個裝置分為兩大部分，信號采樣板和 DSP 處理板。 DSP處理板又分為五個模塊：計算模塊、邏輯控制模塊、存儲模塊、顯示模塊、通信模塊。 2 硬件總體架構 整個系統(tǒng)的設計方案是：三相電流經(jīng)過電流變換器 (CT)、三相電壓經(jīng)電壓變換器 (PT)，再經(jīng)濾波后由采樣芯片 MAXI25 進行同步采樣、保持， A/D轉換成數(shù)字信號，送入 DSP 數(shù)字處理板進行自動分類計算和數(shù)據(jù)處理、顯示結果、存儲超標數(shù)據(jù)和傳輸超標記錄，即 DSP 把實時的計算結果送到顯示屏顯示，并把超標數(shù) 9 據(jù)存儲在非易失性的存儲器里；可以通過通信 接口實現(xiàn)與計算機相連，由數(shù)據(jù)處理中心實現(xiàn)對數(shù)據(jù)的分析管理； CPLD 實現(xiàn)對整個系統(tǒng)的邏輯控制。其原理如圖 2所示。 3 數(shù)據(jù)采集系統(tǒng)硬件設計 本裝置采用的電壓 /電流變換器 (PT/CT)為精密電壓電流變換器， CT輸入輸出范圍是交流 6A/， PT輸入輸出范圍是交 300V/。 4 模數(shù)轉換器設計方案 本測量裝置 AD 轉換芯片采用 MAXIM 公司的 MAX125，其轉換位數(shù)為 14 位，量化誤差為 0. 008%，滿足本裝置最高精度等級為 0. 1 級的要求。本系統(tǒng)使用兩片 MAX125 分別對三相電壓和三相電流 共六路同時采樣 。 5 PLL 電路設計方案 本裝置設計有同步鎖相環(huán)電路，采用 CD4046 鎖相環(huán)，其最高工作頻率為。 6 CPLD 與 DSP的數(shù)據(jù)通信方式 10 CPLD 與 DSP芯片之間的數(shù)據(jù)通信是本裝置硬件系統(tǒng)設計的一個關鍵。一般實現(xiàn)雙 CPU 通信的方式采用共享存儲器的方式即用雙端口存儲器來實現(xiàn)。兩片 CPU能同時訪問共享存儲器，兩片 CPU 之間通過雙口 RAM 實現(xiàn)高速的數(shù)據(jù)通信，芯片采用 IDT 公司的 IDT702525。采用雙口 RAM 可以解決其它方案存在的缺點。 7 前置通道的抗混疊低通濾波電路設計 本裝置采用 MAXIM公司生產(chǎn)的擬 X261芯片并配以適當?shù)耐鈬娐方M成前置通道的抗混疊濾波電路 8 采樣同步方案 本裝置采用的是硬件同步法實現(xiàn)交流同步采樣，用鎖相環(huán)來實現(xiàn)頻率跟蹤電路的同步等間隔采樣。其核心是鎖相環(huán) (PLL)電路的設計。鎖相倍頻電路由鎖相環(huán)電路 CD4046 和計數(shù)分頻電路 CD4O60 組成 ， 計數(shù)器接在鎖相環(huán) VCO 輸出和比較器輸入之間。 9 電平轉換電路的設計 數(shù)據(jù)總線電平轉換采用 TI公司的 SN74LVTH16245， 16245是 16bit或 2X8bit的三態(tài)放大電平轉換器件，采用 供電，可以為 CMOS 電路和 5VTTL/CMOS電路提供雙向電平轉換。 10 地址緩沖電路的設計研究方案 本系統(tǒng)采用 TI 公司的 SN74LVTH16244， 16244 是一款 3. 3V 供電的 16bit緩沖器，本系統(tǒng)把四個 OE連接在一起，使其成為一個 16 bit 的緩沖器。 11 時鐘電路設計研究方案 本裝置采用外部時鐘，在 X2/CLKIN 連接一個 20MHz 的晶振。內(nèi)部時鐘發(fā)生器的工作模式，本系統(tǒng)選擇 PLL 模式 。 12 邏輯控制模塊設計研究方案 可 編程邏輯器件 (CPLD)選用 ALTERA 公司的 EPM7128AETC10010。 CPLD 在整個電路中的邏輯控制包括：對 DSP 中斷的管理，對 DSP 存儲空間的選擇和讀寫控制，對 AD 采樣和采樣數(shù)據(jù)傳輸?shù)目刂疲瑢ν獠繑U展存儲器訪問的控制，對 LCD顯示的控制，對鍵盤輸入的響應控制，對通信接口的控制。 13 外部存儲器拓展方案 1. FLASH 存儲器 FLASH 選用 M29W404BT 芯片，其訪問速度為 70ns，在 DSP 訪問 FLASH 時需要設置 7 個軟件等待狀態(tài)，寫入速度為 lolls 每字節(jié)，可重復擦寫 100000 次，其存儲容量為 256Kxl6bit 或 512Kx8bit，可以在掉電情況下，保存數(shù)據(jù)長達 20 11 年。 2. EEPROM 存儲器 系統(tǒng)還有外擴一片 512Kbit 的 JEEPROM，用來存儲固定數(shù)據(jù)參數(shù)，如電壓變比、電流變比、出廠時間參數(shù)、密碼等。 EEPROM 采用 ATMEL 公司的 11424， 它是 AlMEL 公司新近推出的總線容量達 512Kbit (64Kx 8)的 EEPROM。 3. SRAM 存儲器 除 FLASH 和 EEPROM 以外， DSP 處理器還外擴了兩片 64Kxl6bit SRAM 存儲器，一片作為外部程序 運行空間，一片作為外部數(shù)據(jù)空間。 SRAM 芯片選用CY7C1021BV3312ZC。采用 3. 3V 供電，其訪問時間為 12ns，數(shù)據(jù)線和地址線可以實現(xiàn)和 DSP 直接連接，中間無需設置軟件等待時間或硬件緩沖器。 14 顯示模塊設計研究方案 本系統(tǒng)需要研究開發(fā)直觀、簡捷的人機對話環(huán)境，包括鍵盤和液晶顯示。液晶顯示直觀查詢裝置記錄的各項不合格電能質量指標數(shù)據(jù)。液晶屏幕選用為128x64 點陣液晶， 藍色 背光顯示。液晶顯示電路采用 MGLS12864THT 模塊，它是控制芯片為東芝公司的 T6963C 的 128 64點陣的 LCD。 15 其他功能模塊設計研究方案