【正文】 ............................ 10 任意信號發(fā)生器的工作原理 ................................ 10 各組成模塊及程序 ....................................... 10 6 直接數(shù)字頻率合成器 ......................................... 20 直接數(shù)字合成器簡介 ..................................... 20 系統(tǒng)設計需求 ............................................ 20 系統(tǒng)設計方案 ........................................... 20 主要設計模塊及程序 ...................................... 21 正弦信號的 VHDL 程序?qū)崿F(xiàn) ................................ 30 7 系統(tǒng) 仿真 ................................................... 33 任意信號發(fā)生器的簡單設計仿真 ............................ 33 直接數(shù)字頻率合成器仿真 ................................. 37 8 基于 FPGA 的硬件測試 ........................................ 38 KHF1 型 FPGA 實驗開發(fā)系統(tǒng) ............................... 38 金陵科技學院學士學位論文 目錄 II 硬件測試 ............................................... 38 結(jié)束語 ........................................................ 40 參考文獻 ...................................................... 41 致謝 .......................................................... 42 金陵科技學院學士學位論文 摘要 III 基于 FPGA 的 任意信號發(fā)生器的設計 摘 要 關(guān)于信號發(fā)生器， 傳統(tǒng)的設計方法多基于 模擬電路或單片機或?qū)Ｓ眯酒?，由于成本高或控制方式不靈活或波形種類少不能滿 足實際需求。 ASIC（ Application Specific Integrated Circuit）的設計與制造，電子工程師在實驗室就可以完成，這都得益于PLD 器件的出現(xiàn)及功能強大的 EDA 軟件的支持。進入 20 世紀 90 年代后，電子系統(tǒng)已經(jīng)從電路級系統(tǒng)集成發(fā)展成為包括 ASIC、 FPGA 和嵌入式系統(tǒng)的多種模式， EDA 產(chǎn)業(yè)已經(jīng)成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。相比傳統(tǒng)的電路 系統(tǒng)的設計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設計的特點，因此設計者可以不必了解硬件結(jié)構(gòu)。用文本編輯器輸入設計的源文件（為了提高輸入效率，可用某些專用編輯器）。這是與實際器件工作情況基本相同的仿真，用來確定設計在經(jīng)過布局、布線之后，是否仍能滿足設計要求。數(shù)據(jù)處理子系統(tǒng)將接收由控制器發(fā)出的控制信號，同時將自己的操作進程或操作結(jié)果作為條件信號傳送給控制器。 （ 3） 自頂向下的設計方法便于對設計任務進行合理分配，通過科學的系統(tǒng)工程管理方法，由多個設計師同時進行設計，通過分工協(xié)作完成任務。 ARCHITECTURE rtl OF increase IS BEGIN PROCESS(CLK,CLR)——啟動進程 VARIABLE TMP: STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 END PROCESS。THEN IF TAG=39。 金陵科技學院學士學位論文 5 信號發(fā)生器的簡單設計過程 13 END rtl。039?！虞d庫文件 USE 。 ——將正弦函數(shù)對應的映射為二進制數(shù) CASE TMP IS WHEN 0=Q=conv_std_logic_vector(255,8)。 WHEN 16=Q=conv_std_logic_vector(124,8)。 WHEN 32=Q=conv_std_logic_vector(0,8)。 WHEN 48=Q=conv_std_logic_vector(137,8)。 WHEN OTHERS=NULL。039。 ELSE Q=00000000。 WHEN 010=Q=D2。 ARCHITECTURE rtl OF top IS ——定義元件：增、減、三角、正弦、梯形、方波六種函數(shù)發(fā)生電路和函數(shù)選擇電路 COMPONENT increase IS 金陵科技學院學士學位論文 5 信號發(fā)生器的簡單設計過程 18 PORT( CLK,CLR:IN STD_LOGIC。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 U5: sin PORT MAP(CLK,CLR,D4)。要得到每次相應相位的幅度值，一種簡單的方法是查表，即將 0— 2Π的正弦函數(shù)值分成 N 份，將各點的幅度值存到 ROM 中，再用一個相位累加器每次累加相位值 wT,得到當前的相位 值，通過查找 ROM 得到當前的幅度值。 ARCHITECTURE rt1 OF controlword IS signal Control_word_s : STD_LOGIC_VECTOR (11 DOWNTO 0)。 END PROCESS line。 type states is(st0,st1,st2)。139。 end case。 process(current_state) begin case current_state is when st0 = next_state=st1。脈沖寬度 pulse_out : OUT STD_LOGIC脈沖輸出 )。039。 Freqword_word : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。讀出的數(shù)據(jù)送入 D/A 轉(zhuǎn)換器和低通濾波器。 BEGIN ——元件例化 U1: increase PORT MAP(CLK,CLR,D0)。 COMPONENT sin IS PORT( CLK,CLR:IN STD_LOGIC。 圖 5 ENTITY top IS PORT( CLK,CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。139。 BEGIN PROCESS(CLK,CLR)——啟動進程 VARIABLE CNT:INTEGER RANGE 0 DOWNTO 63。 WHEN 60=Q=conv_std_logic_vector(249,8)。 WHEN 44=Q=conv_std_logic_vector(87,8)。 WHEN 28=Q=conv_std_logic_vector(8,8)。 WHEN 12=Q=conv_std_logic_vector(174,8)。139。 Q=TMP。 ELSIF CLK39。 END IF。THEN 復位清零 TMP:=00000000。 金陵科技學院學士學位論文 5 信號發(fā)生器的簡單設計過程 12 ELSE TMP:=TMP1。 END PROCESS。 USE 。由于設計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設計上的錯誤，避免設計工時的浪費，同時也減少了邏輯功能仿真的工作量，提高了設計的一次成功率。下面介紹一種普遍采用的模型，這種模型根據(jù)數(shù)字系 統(tǒng)的定義將整個系統(tǒng)劃分為兩個模塊或兩個子系統(tǒng)：數(shù)字處理子系統(tǒng)和控制子系統(tǒng)。用已生成的網(wǎng)表文件，再根據(jù) CPLD（或 FPGA）器件的容量和結(jié)構(gòu)，用自動布局布線工具進行電路設計。 VHDL 的寬范圍描述能力使它成為高層次設計的核心，從而決定了它成為系統(tǒng)設計領(lǐng)域最佳的硬件描述語言，并可進行系統(tǒng)的早期仿真以保證設計的正確性 ； （ 3） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早 期就能查驗設計系統(tǒng)功能的可行性，隨時可對設計進行仿真模擬。 【 3】 進入 21 世紀以來， EDA 技術(shù)得到了更大的發(fā)展。 利用 EDA 工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出 IC 版圖或 PCB版圖的整個過程在計算機上自動處理完成。不論是在生產(chǎn)、科研還是教學上，波形發(fā)生器都是電子工程師進行信號仿真試驗的最佳工具。 此設計采用了兩種方法，一種是簡單的設計方法，任意信號發(fā)生器由兩大模塊組成，即函數(shù)發(fā)生電路和函數(shù)選擇電路。 基于 FPGA 任意信號發(fā)生器的 設計作為數(shù)字電子技術(shù)課程的重要組成部分，一方面使我進一步理解 了 課程內(nèi)容，基本掌握 了 數(shù)字系統(tǒng)設計和調(diào)試的方法，增加 了 集成電路 的 應用知識，培養(yǎng) 了 我 們 的實際動手能力以及分析、解決問 題的能力 ； 另一方面也使我更好地鞏固和加深 了 對基礎(chǔ)知識的理解，學會 了 設計中小型數(shù)字系統(tǒng)的方法，獨立完成調(diào)試過程，增強 了 我 們 理論聯(lián)系實際的能力，提高 了我的 電路分析和設計能力。最具代表性的產(chǎn)品當屬美國 ACCEL 公司的 Tabgo 布線軟件。如果采用傳統(tǒng)的電路原理圖設計方法進行系統(tǒng)設計，則必須給出完整的具體電路結(jié)構(gòu)圖，且原理圖的描述與實現(xiàn)工藝緊密相連，一旦功能發(fā)生微小的改變則可能要重新設計整個電路，造成不必要的資源浪費，降低了工作效率。在編譯前進行邏輯功能驗證，此時的仿真沒有延時，對于初步的功能檢測非常方便。基于 Quartus II 軟件工具，設計者可以方便地完成數(shù)字系統(tǒng)設計的全過程。 數(shù)字系統(tǒng)的設計方法 數(shù)字系統(tǒng)設計 的方法有很多，如模塊設計法、自頂向下設計法和自底向上設計法等。系統(tǒng)具有復位功能。EVENT AND CLK=39。 BEGIN IF CLR=39。 ENTITY DELTA IS PORT( CLK ,CLR:IN STD_LOGIC。 ——下一個時鐘周期開始減法計數(shù) ELSE TMP:=TMP+1。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 —— 實現(xiàn)梯行波 TAG:=39。 END SIN。 WHEN 5=Q=conv_std_logic_vector(239,8)。 WHEN 21=Q=conv_std_logic_vector(64,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 方波函數(shù)發(fā)生模塊的 VHDL源程序如下： LIBRARY IEEE。 ELSE ——時鐘計數(shù)滿，輸出翻轉(zhuǎn) CNT:=0。 函數(shù)選擇模塊 函數(shù)選擇電路的本質(zhì)是一個簡單的譯碼器模塊。 END CASE 。 END COMPONENT decrease。 END COMPONENT selecter。然而在某 些場合，專用的數(shù)字頻率合成芯片在控制方式、置頻速率 等方面與系統(tǒng)的要求差距很大，這時如果用高性能的 FPGA 器件