【正文】 QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS164c1d2g10e4dp5b6a7f98LED7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS164 圖 6江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 13 頁 共 36頁 程序流程圖為了讓盡可能多的 CPU 時(shí)間來進(jìn)行反饋控制，顯示是由中斷控制的，利用中斷進(jìn)行顯示刷新。今后，我將更加努力地學(xué)習(xí)。R9 兩端的電壓在 0～4V 的范圍內(nèi)變化，滿足 A/D轉(zhuǎn)換的要求和系統(tǒng)設(shè)計(jì)的精度要求。 直 到 A／ D 轉(zhuǎn) 換 完 成 ， EOC 變 為 高 電 平 ， 指 示A／ D 轉(zhuǎn) 換 結(jié) 束 ， 結(jié) 果 數(shù) 據(jù) 已 存 入 鎖 存 器 ， 這 個(gè) 信 號(hào) 可 用 作 中 斷 申 請(qǐng) 。復(fù)位電路才采用手動(dòng)復(fù)位和上電復(fù)位組合。此單片機(jī)的運(yùn)算能力強(qiáng)，軟件編程靈活，自由度大，能夠?qū)崿F(xiàn)對(duì)外圍電路的智能控制。由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享, 從而減小硬件電路設(shè)計(jì)的工作量, 縮短開發(fā)周期。 既支持模塊化設(shè)計(jì)方法, 也支持層次化設(shè)計(jì)方法。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，但有時(shí)可以忽略這兩者的區(qū)別。頻率控制字（Frequency Control Word，F(xiàn)CW）實(shí)際上是二進(jìn)制編碼的相位增量值，它作為相位累加器的輸入。本文的主要研究內(nèi)容是參考直接數(shù)字頻率合成原理（DDS）技術(shù) [6]，利用Quartus II 軟件作為 研究平臺(tái)，用 VHDL 語言作為開發(fā)語言平臺(tái)，基于 FPGA 的基礎(chǔ)上實(shí)現(xiàn)數(shù)字信號(hào)發(fā)生器，實(shí)現(xiàn)頻率幅度可調(diào)的正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。而以數(shù)字技術(shù)為基礎(chǔ)的數(shù)字信號(hào)發(fā)生器，性能指標(biāo)很好。本聲明的法律結(jié)果由本人承擔(dān)。在可編程芯片 CPLD(復(fù)雜可編程邏輯器件)和 FPGA(現(xiàn)場可編程門陣列)上實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)，必將成為今后電子系統(tǒng)設(shè)計(jì)的一個(gè)發(fā)展方向。 國內(nèi)外發(fā)展現(xiàn)狀以前采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器的任意波形發(fā)生器 [4的應(yīng)用比較廣泛，取樣的時(shí)鐘頻率較高并且可調(diào)節(jié)，但是這種波形發(fā)生器對(duì)硬件要求高，需鎖相環(huán)和截止頻率可調(diào)的低通濾波器，已經(jīng)逐步退出市場。奈圭斯特采樣定理告訴我們，當(dāng)抽樣頻率大于或者等于模擬信號(hào)最高頻率的兩倍時(shí)，可以由抽樣得到的離散序列無失真地恢復(fù)出原始模擬信號(hào)。相位累加器的溢出頻率即為合成信號(hào)的頻率。FPGA 內(nèi)部寄存器可配置為帶 同步/異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。 (4)FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 5 頁 共 36 頁一。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。采用 VHDL 語言描述硬件電路時(shí), 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。Altera在 Quartus II 中包含了許多諸如 SignalTap II、Chip Editor 和 RTL Viewer的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 軟件系統(tǒng)設(shè)計(jì)江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 9 頁 共 36 頁系統(tǒng)軟件完成四個(gè)功能：(1)系統(tǒng)的初始化，包括各外圍接口芯片的初始化和電流起始值的初始化；(2)鍵盤檢測(cè)包括電流的預(yù)置與步進(jìn)調(diào)整；(3) 用比較算法進(jìn)行電流調(diào)整,實(shí)現(xiàn)輸出電流的精確控制；(4)實(shí)現(xiàn) D/A 轉(zhuǎn)換和 A/D 轉(zhuǎn)換 。A DC0809 是 采 樣 頻 率 為 8 位 的 、以 逐 次 逼 近 原 理 進(jìn) 行 模 —數(shù) 轉(zhuǎn) 換 的 器 件 。V/I 轉(zhuǎn)換理論分析： U1A 的輸出為：，由于 R5＝R 4＝R 2 ＝10K，故 。同時(shí)也認(rèn)識(shí)到理論和實(shí)踐的差別，通過實(shí)際制作更能了解到一些模塊電路和芯片的功能，特別是檢查電路時(shí)，讓自己對(duì)電路有更深的了解。在設(shè)計(jì)制作數(shù)控直流恒流源的過程中，我們深切體會(huì)到，理論與實(shí)踐相結(jié)合的重要性。根據(jù)題目要求 20mA~2022mA，可以算出系數(shù) K，根據(jù)公式得出 D/A 轉(zhuǎn)換器的輸入值，進(jìn)而得出準(zhǔn)確的輸出電流值。ADC0809 芯 片 轉(zhuǎn) 換 時(shí) 需 用 一 個(gè) 500KHz 的 時(shí) 鐘 信 號(hào) ， 這 個(gè) 信 號(hào) 是 由 單 片機(jī) 的 ALE 端 輸 出 的 2MHz 信 號(hào) ， 經(jīng) 過 兩 個(gè) D 觸 發(fā) 器 進(jìn) 行 四 分 頻 得 到 。根據(jù)系統(tǒng)要求采用 D/A 轉(zhuǎn)換后接運(yùn)算放大器構(gòu)成的功率放大，控制 D/A 的輸入從而控制電流值的方法。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)：(1) VHDL 語言功能強(qiáng)大 , 設(shè)計(jì)方式多樣。 使用 FPGA 時(shí)，可以根據(jù)不同的配置模式，采用不同的編程方式。一般來說，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。故改變頻率字（即相位增量） ，就可以改變相位累加器的溢出時(shí)間，在參考頻率不變的條件下就可以改變輸出信號(hào)的頻率。DDS 不是對(duì)模擬信號(hào)進(jìn)行抽樣，而是一個(gè)假定抽樣過程已經(jīng)發(fā)生且抽樣值已經(jīng)量化完成，如何通過某種方法把已經(jīng)量化的數(shù)值重建原始信號(hào)的問題。從目前發(fā)展?fàn)顩r來看，國外的發(fā)展更為成熟。本設(shè)計(jì)將采用基于 VHDL 的 EDA 設(shè)計(jì)來實(shí)現(xiàn)波形發(fā)生器的各種功能。盡我所知，另文中已經(jīng)注明引用的內(nèi)容外，論文由本人獨(dú)立完成。在通信系統(tǒng)的科研實(shí)驗(yàn)中，經(jīng)常需要用到不同頻率和幅度的信號(hào)，例如正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。但是和國外的研究成果比較有很大的落差。江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 2 頁 共 36 頁圖 DDS 基本結(jié)構(gòu)框圖其中，f c 為參考時(shí)鐘頻率，K 為頻率控制字，N 為相位累加器位數(shù)，A 為波形存儲(chǔ)器地址位數(shù)，D 為波形存儲(chǔ)器的數(shù)據(jù)位字長和 D/A 轉(zhuǎn)換器位數(shù)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（Application Special Integrated Circuit, ASIC）芯片，而且希望ASIC 的設(shè)計(jì)周期盡可能短，最好是在 實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件（Field Programmable Logic Device, FPLD）,其中應(yīng)用最廣泛的當(dāng)屬 CPLD 和 FPGA[1]。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、CAM、FIFO 等存儲(chǔ)結(jié)構(gòu)。FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、PROM 編程器即可。此外 ,VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn), 這是江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 6 頁 共 36 頁其他硬件描述語言所不能比擬的。在設(shè)計(jì)過程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。改進(jìn)了軟件的 Logic Lock 模塊設(shè)計(jì)功能，增添 了 Fast Fit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。本電路中晶振頻率采用 12MHz，則單片機(jī)的機(jī)器周期就為 1181。 START 上升 沿 將 逐 次 逼 近 寄 存 器 復(fù) 位 。通過對(duì)電阻 R9 兩端的電壓值進(jìn)行采樣，經(jīng)江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 12 頁 共 36頁過運(yùn)算放大器送入 A/D 轉(zhuǎn)換器 ADC0809 進(jìn)行轉(zhuǎn)換。5mA，輸出電流可在 20mA~2022mA 范圍內(nèi)任意設(shè)定，因而可實(shí)際應(yīng)用于需要高穩(wěn)定度小功率恒流源等領(lǐng)域。程序流程圖如圖 7 所示。因?yàn)檩敵鲭娏鞣秶?0—2022mA，由于取樣電阻為 2 歐姆，則其電壓降為0—4000mV，即 U1 電壓范圍為 11V—。該芯片 8 位數(shù)據(jù)采用并行輸入，所以直接接至單片機(jī)的 P2 口。（4）鍵盤電路：在進(jìn)行電流設(shè)定值的調(diào)整中僅需要 6 個(gè)按鍵，所以采用獨(dú)立式按鍵的鍵盤接口，即可滿足電路的設(shè)計(jì)要求。此外，Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。(3) VHDL 語言具有很強(qiáng)的移植能力。除了含有許多具有硬件特征的語句外，VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。FPGA 的基本特點(diǎn)主要有： (1)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。每個(gè)單元簡介如下：（1）可編程輸入/輸出單元（I/O 單元） 。若波形存儲(chǔ)器中存放的是正弦波幅度量化數(shù)據(jù)，那么 D/A 轉(zhuǎn)換器的輸出是近似正弦波的階梯波，還需要后級(jí)的低通平滑濾波器進(jìn)一步抑制不必要的雜波就可以得到頻譜比較純凈的正弦波信號(hào)。對(duì)基本要求能完成軟件調(diào)試，測(cè)試結(jié)果符合要求。信號(hào)源有很多種分類，其中一，可分為混和信號(hào)源和邏輯信號(hào)源兩種。 FPGA； VHDL。 關(guān)鍵詞：多種波形發(fā)生器；FPGA；VHDL。能夠產(chǎn)生測(cè)試信號(hào)的儀器，統(tǒng)稱為信號(hào)源，它用于產(chǎn)生被測(cè)電路需要特定參數(shù)的電測(cè)試信號(hào)。 輸出頻率范圍：1kHz—10MHz, 具有頻率設(shè)置功能，頻率步進(jìn)：100Hz 輸出電壓幅度可調(diào)，在 50Ω 負(fù)載電阻上的電壓峰峰值大于 1V. 能用開關(guān)方便的選擇某一種波形的輸出。相位累加器的輸出與波形存儲(chǔ)器的地址線相連，相當(dāng)于對(duì)波形存儲(chǔ)器進(jìn)行查表，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器中的信號(hào)抽樣值（二進(jìn)制編碼值）查出。早期的可編程邏輯器件都屬于低密度 PLD（Programmable Logic Device） ，結(jié)構(gòu)簡單，設(shè)計(jì)靈活，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。由廠商及芯片型號(hào)決定。 VHDL 簡介VHDL 的全稱是 Very