【正文】 的建模與設(shè)計(jì) 目 錄 設(shè)計(jì)總說明 ............................................................... I INTRODUCTION ............................................................ II 1 緒論 ................................................................... 1 設(shè)計(jì)的意義與背景 .................................................... 1 課題研究的主要內(nèi)容 .................................................. 2 2 數(shù)字調(diào)制與解調(diào)的原理 ................................................... 3 數(shù)字調(diào)制與解調(diào)概述 .................................................. 3 2ASK 的調(diào)制與解調(diào)的原理 ............................................. 4 2FSK 的調(diào)制與解調(diào)的原理 ............................................. 6 2CPSK 的調(diào)制與解調(diào)的原理 ............................................ 9 2DPSK 的調(diào)制與解調(diào)的原理 ........................................... 11 3 軟件和 VHDL 語言 以及 QuartusⅡ 簡介 ...................................... 14 FPGA 軟件 簡介 ...................................................... 14 QuartusⅡ 語言簡介 ................................................. 17 VHDL 語言基礎(chǔ) ...................................................... 19 4 基于 VHDL 語言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì) ............................... 24 基于 VHDL 語言的數(shù)字頻帶系統(tǒng)概述 .................................... 24 基于 VHDL 語言實(shí)現(xiàn) 2ASK 的調(diào)制與解調(diào) ................................. 24 2ASK 調(diào)制的實(shí)現(xiàn) ............................................... 24 2ASK 解調(diào)的實(shí)現(xiàn) ............................................... 26 2ASK 調(diào)制解調(diào)的仿真波形及分析 .................................. 29 VHDL 語言實(shí)現(xiàn) FSK 的調(diào)制與解調(diào) ...................................31 2FSK 調(diào)制的實(shí)現(xiàn) .................................................31 2FSK 解調(diào)的實(shí)現(xiàn) .................................................35 2FSK 調(diào)制解調(diào)的仿真波形及分析 ...................................37 VHDL 語言的實(shí)現(xiàn) CPSK 的調(diào)制與解調(diào) ................................39 2CPSK 調(diào)制的實(shí)現(xiàn) ................................................39 2CPSK 解調(diào)的實(shí)現(xiàn) ................................................42 2CPSK 調(diào)制解調(diào)的仿真波形及分析 ..................................44 基于 VHDL 語言實(shí)現(xiàn) 2DPSK 的調(diào)制與解調(diào) ................................46 2DPSK 調(diào)制的實(shí)現(xiàn) ................................................46 2DPSK 解調(diào)的實(shí)現(xiàn) ................................................48 2DPSK 調(diào)制解調(diào)的仿真波形及分析 ..................................50 5 總 結(jié) ...................................................................52 致謝 .....................................................................53 參考文獻(xiàn) .................................................................54 I 數(shù)字頻帶 傳輸 系統(tǒng)的建模與設(shè)計(jì) 設(shè)計(jì) 總說明 : 數(shù)字信號(hào)的傳輸方式分為基帶傳輸和頻帶傳輸， 在數(shù)字頻帶傳輸系統(tǒng)中，數(shù)字信號(hào)對高頻載波進(jìn)行調(diào)制，變?yōu)轭l帶信號(hào)，通過信道傳輸，在接收端解調(diào)后恢復(fù)成數(shù)字信號(hào) 。 2DPSK carrier wave signal varies with relative phaseshifting. Digital modulation means relocating baseband signal to clipped wave of high frequency so that the low frequency weight of baseband signal can be declined, signal and channel’s features are matched, and signal is transferred in channel. Demodulation refers to that the recipient makes modulated signal relocate from carrier wave signal of high frequency and return to baseband signal. We aim at realizing the modulation and demodulation of 2ASK、 2FSK、 2PSK and DPSK in VHDL language. VHDL(VeryHighSpeed Integrated Circuit Hardware Description) is a standard language describing hardware programming through Quartus Ⅱ software to finish 2ASK、 2FSK、 2PSK and DPSK modulation and demodulation. And the design of logic circuit will be pleted if bined with the piled modulation and demodulation process. After the analysis of the current program, checkup of grammatical errors, analysis and pilation, analysis and synthesis, and adaptation, the entire pilation will be III achieved. Timing sequence can be simulated in Quartus Ⅱ and we get the clear analysis of the simulated wave form based on the principle in 2ASK、 2FSK、 2PSK and DPSK’s modulation and demodulation, and analyze the validity of wave form. Key words: 2ASK。 目前通信傳輸早已不是單一的語音傳輸，而是包括了圖像、文字、視頻等復(fù)雜業(yè)務(wù)的傳輸，所以對通信系統(tǒng)的性能的要求越來越高，而數(shù)字頻帶系統(tǒng)作為一切數(shù)字通信傳輸?shù)幕A(chǔ)，無論在多么復(fù)雜的數(shù)字通信傳輸中數(shù)字頻帶系統(tǒng)永遠(yuǎn)都會(huì)存在，掌握數(shù)字頻帶系統(tǒng)的原理以及設(shè)計(jì)，對于復(fù)雜的通信系統(tǒng)設(shè)計(jì)具有基礎(chǔ)性的作用，學(xué)好它也有利于認(rèn)識(shí)和理解以后日新月異的通信產(chǎn)品，對以后再通信領(lǐng)域的發(fā)展有重要的意義。 數(shù)字調(diào)制與解調(diào)的常用方法 由于數(shù)字調(diào)制具有離散值的特點(diǎn)，數(shù)字調(diào)制的方法有兩種： （ 1） 利用模擬調(diào)制的方法來實(shí)現(xiàn)數(shù)字調(diào)制，即把數(shù)字調(diào)制看 成模擬調(diào)制的一種特列，把數(shù)字信號(hào)當(dāng)成模擬信號(hào)的一種特殊情況來處理。一種是才用模擬調(diào)制電 路來實(shí)現(xiàn)，這里不再闡述。 2DPSK 是利用前后相鄰碼元的載波相對相位變化數(shù)字信息，又叫相對相移鍵控。但是他們也有很多的優(yōu)點(diǎn) 比如 可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。利用其系統(tǒng)集成功能， Cyclone 系列FPGA 避免了 ASIC 昂貴的 NRE 負(fù)擔(dān)（ NRE 是 NonRecurring Engineering 的縮寫， NRE費(fèi)用即一次性工程費(fèi)用，是指集成電路生產(chǎn)成本中非經(jīng)常性發(fā)生的開支），降低了訂購量和產(chǎn)品推遲的帶來的風(fēng)險(xiǎn)。 ⑤ 時(shí)鐘管理電路。 QuartusⅡ軟件簡介 1. Quartus Ⅱ 軟件基礎(chǔ) Quartus II design 是最高級和復(fù)雜的，用于 (SOPC)的設(shè)計(jì)環(huán)境。同時(shí)軟件的裝載，編譯，仿真速度比 版本大 大加快。有專家認(rèn)為，在新的世紀(jì)中， VHDL 與Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè) 計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期。數(shù)據(jù)流描述方式的優(yōu)點(diǎn)是易于進(jìn)行邏輯綜合，綜合效率較高。 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 24 頁，共 54 頁 4 基于 VHDL 語言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì) 引言 用 VHDL 語言建模，編寫程序?qū)崿F(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調(diào)制與解調(diào)，在Quartus Ⅱ上實(shí)現(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調(diào)制與解調(diào)的邏輯圖設(shè)計(jì)，實(shí)現(xiàn)調(diào)制與解調(diào)的波形仿真。039。 2ASK 解調(diào)的實(shí)現(xiàn) 1. 2ASK 解調(diào)建模的思想 （ 1） 首先考慮輸入信號(hào) 根據(jù) 2ASK 信號(hào)相干解調(diào)原理，解調(diào)器的輸入應(yīng)該包括收端的本地載波、 2ASK 信號(hào)，但考慮到本 書采用的目標(biāo)器件為 CPLD/FPGA 器件，因而解調(diào)器也應(yīng)采用數(shù)字載波。分頻計(jì)數(shù)器 signal xx:std_logic。if 語句通過對 m 大小來判決 y else y=39。由圖 46（ b） 解調(diào)的放大圖可以看出，輸出的基帶信號(hào) Y滯后輸入的調(diào)制信號(hào) 10 個(gè)時(shí)鐘周期， 在 q=11 時(shí)， m清零，在 q=10 時(shí)，根據(jù) m 的大小，進(jìn)行對輸出基帶信號(hào) Y 的電平的判決。 end process。同步信號(hào) x :in std_logic。 end if。 architecture behav of askt is signal q:integer range 0 to 3。用戶也可以自定義程序包。其優(yōu)點(diǎn)是只需要描述輸入和輸出的行為，而不關(guān)注具體電路的實(shí)現(xiàn)。當(dāng)硬件電路的設(shè)計(jì)描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87版）之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。初次打開 Quartus Ⅱ 軟件時(shí)可以在 Quartus Ⅱ用戶界面和MAX+PLUS Ⅱ用戶界面間進(jìn)行選擇，滿足不同類型用戶的選擇。在 Quartus II 開發(fā)軟件中簡單的運(yùn)行單擊就可以直接進(jìn)行設(shè)置，啟動(dòng)器件的內(nèi)置循環(huán)冗余碼校驗(yàn)器。 ③ 嵌入式存儲(chǔ)器 。 （ 2） 系統(tǒng)級應(yīng)用 系統(tǒng)級的應(yīng)用是 FPGA 與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA 版的計(jì)算機(jī)系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CP