【正文】 END BLOCK STATESYSTEM。 WHEN 0101 =HB=000101100000。 WHEN 0110 =LB=000000010010。139。 END IF。 DTA: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110 。 ELSIF DB=DDB THEN IF DC=DDC THEN TEMPC: =DCDDC。 TEMPB: =1010DDB+DB。DDA。 TEMPA: =DADDA。 END IF。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。DA。 QABC(7 DOWNTO 4)=TEMPB。 RST: IN STD_LOGIC。 END IF。 IF TEMPB1001 THEN TEMPB: =TEMPB+0110。 ELSIF DDB=DB THEN IF DDC=DC THEN TEMPC: =DDCDC。139。 TEMPA: =DADDA。 IF TEMPB1001 THEN TEMPB: =TEMPB+0110。139。139。 ELSIF DB=DDB THEN IF DC=DDC THEN TEMPC: =DCDDC。 DDC=DTC(3 DOWNTO 0)。 USE 。 END IF。 TEMP2: =HB(7 DOWNTO 4)+LB(7 DOWNTO 4)+39。 WHEN 1010 =LB=000000100000。 WHEN 1001 =HB=001010001000。 END PROCESS。039。 START0=39。 THEN NEXT_STATE=ST4。139。 LOCK0=39。139。 SIGNAL START0: STD_LOGIC。 復(fù)位信號 CLK: IN STD_LOGIC?？傮w框圖如圖 所示：圖中 OE為 輸出允許信號， 高 電平允許轉(zhuǎn)換結(jié)果 輸出 ； EOC 為 轉(zhuǎn)換結(jié)束信號，為 0 代表正在轉(zhuǎn)換， 1代表轉(zhuǎn)換結(jié)束 ； DIN[7..0]為八路模擬量輸入通道； DOUT[7..0]為轉(zhuǎn)換后的八路數(shù)字信號輸出通道。 數(shù)據(jù)輸入模塊 數(shù)據(jù)輸入單元設(shè)計 數(shù)據(jù)輸入單元的設(shè)計是通過 ADC0809 的常規(guī)應(yīng)用來實現(xiàn)的，其具體的實現(xiàn)如圖 所示。同時，還進一步提高了系統(tǒng)的可靠性和工作效率。在智能儀器、信號處理以及工業(yè)自動控制等領(lǐng)域，都存在著數(shù)據(jù)的測量與控制問題。在傳統(tǒng)設(shè)計中，設(shè)計人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計的。它具有豐富的仿真語句和庫函數(shù)，設(shè)計者可以在系統(tǒng)設(shè)計的早期隨時對設(shè)計進行仿真模擬，查驗 所設(shè)計系統(tǒng)的功能特性，從而對整個工程設(shè)計的結(jié)構(gòu)和功能可行性作出判斷。良好的可移植性與可測試性，為高效高質(zhì)的系統(tǒng)開發(fā)提供了可靠的保證。 EDA 技術(shù)就是以計算機為工作平臺、以 EDA 軟件工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計語言、以 ASIC（ Application Specific Integrate Circuits）為實現(xiàn)載體的電子產(chǎn)品自動化設(shè)計過程。本系統(tǒng)主要是由 五 大部分組成：數(shù)據(jù)輸入單元、數(shù)據(jù)處理單元、數(shù)據(jù)輸出單元。 VHDL 硬件描述語言采用自頂而下的設(shè)計方法可以對模型進行及時修改，以改進系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計錯誤，從而提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。 實現(xiàn) 數(shù)據(jù)采集 系統(tǒng)的控制方法很多，可以用標(biāo)準(zhǔn)邏輯器件、可編程序控制器 PLC、單片機等方案來實現(xiàn)。 20 世紀(jì) 80 年代， 集成電路設(shè)計進入了 CMOS 時代。用 VHDL 對數(shù)字電子系統(tǒng)進行抽象的行為與功能描述以及具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計的各個階段，各個層次進行計算機模擬驗證，保證設(shè)計的正確性，可以大大降低設(shè)計成本，縮短設(shè)計周期。但純原理圖輸入方式對于大型、復(fù)雜的系統(tǒng)，由于種種條件和環(huán)境的制約，其工作效率較低，而且容易出錯，暴露出多種弊端。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計， MAXPLUSII 把這些設(shè)計轉(zhuǎn) 自動換成最終所需的格式。 。而 EDA 技術(shù)的 FPGA (現(xiàn)場可編程門陣列 )有單片機無法比擬的優(yōu)勢： FPGA 時鐘頻率高，內(nèi)部延時小，全部控制邏輯由硬件完成，速度 快、效率高 。工作速率由時鐘信號 CLK 的速率決定。下降沿啟動 A／ D 轉(zhuǎn)換，之后EOC 輸出信號變低，指示轉(zhuǎn)換正在進行。 圖 += 的二進制的 BCD 加法示意圖。 ARCHITECTURE ART OF ADZHKZ IS TYPE STATES IS (ST0， ST1， ST2， ST3， ST4， ST5， ST6)。039。039。 OE0=39。039。 LOCK0=39。 WHEN OTHERS=ALE0=39。 在時鐘上升沿，轉(zhuǎn)換至下一狀態(tài) END IF。 BEGIN PROCESS(REGL) IS BEGIN V=REGL。 WHEN OTHERS =HB=000000000000。 WHEN 0001 =LB=000000000010。 END IF。TEMP1。 ARCHITECTURE ART OF SJYSCL IS SIGNAL DA， DB， DC: STD_LOGIC_VECTOR(3 DOWNTO 0)。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。 IF TEMPB1001 THEN 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 23 頁 共 38 頁 TEMPC: =DCDDC。 END IF。DDA。 TEMPA: =DADDA。 ELSE IF DDC=DC THEN TEMPC: =DDCDC。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。 END IF。139。 D/A 轉(zhuǎn)換控制模塊 DAZHKZ 的 VHDL 源程序 : 圖 D/A 轉(zhuǎn)換控制模塊符號編輯文件 LIBRARY IEEE。 USE 。 IF TEMPB1001 THEN TEMPB: =TEMPB+0110。139。 TEMPB: =DDB39。 TEMPA: =DDADA。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。139。 TEMPA: =DADDA。 TEMPB: =DB39。 BEGIN DA=DABC(11 DOWNTO 8)。 將經(jīng)過 BCD 碼轉(zhuǎn)換處理后的數(shù)據(jù)輸出 BCDOUT=VALUE。 ELSE TEMP2: =HB(7 DOWNTO 4)+LB(7 DOWNTO 4)。 END CASE。 將 A/D 轉(zhuǎn)換后數(shù)據(jù)的低 4 位用 12 位 BCD碼表示 CASE V(3 DOWNTO 0) IS FOR A/D CONVERSION DATA LOW BYTE WHEN 1111 =LB=000000110000。 WHEN 1110 =HB=010001001000。 用于給輸出信號去毛刺 PROCESS(CLK) IS BEGIN IF RISING_EDGE(CLK) THEN ALE=ALE0。 START0=39。 NEXT_STATE=ST6。039。 LOCK0=39。039。039。 SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。 A/D 轉(zhuǎn)換控制模塊 ADZHKZ 的 VHDL 源程序 : 圖 A/D 轉(zhuǎn)換控制模塊符號 編輯文件 進位 1 0010 0101 0110 + 0000 0001 1000 0010 0111 0100 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 16 頁 共 38 頁 LIBRARY IEEE。當(dāng) OE 輸入高電平 時，輸出三態(tài) 門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。選擇速度等級高的芯片，仿真時延就小，這樣便于分析時序波形。因此利用 VHDL 硬件描述語言來設(shè)計數(shù)據(jù)采集系統(tǒng)是一個比較合理的方案 。 （時序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。對于一般幾千門的電路設(shè)計，使用MAXPLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。在各類庫的引入下，使 EDA 工具能夠完成各種自動設(shè)計過程 （ 3）設(shè)計文檔的管理。而在 80年代末，出現(xiàn)了 FPGA， CAE、 CAD 技術(shù)的應(yīng)用更為廣泛，他們在 PCB設(shè)計方面的原理圖輸入、自動布局布線及 PCB 分析以及邏輯設(shè)計、邏輯仿真、布爾方程綜合和化簡等方面擔(dān)任了重要角色。 但是 EDA 利用 VHDL 語言來設(shè)計實現(xiàn) 該系統(tǒng) ，將更加直觀，少了匯編語言的復(fù)雜、煩瑣， 其自頂而下的設(shè)計方法可以對模型進行及時修改，以改進系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計錯誤，從而提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。本系統(tǒng)以多路數(shù)據(jù)的采集及監(jiān)測為例，介紹了可編程邏輯器件在模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換及數(shù)據(jù)監(jiān)控及處理中的設(shè)計方法。隨著 電子 技術(shù)的發(fā)展，在今后的電子產(chǎn)品的研發(fā)中， EDA 技術(shù)具有更好的開發(fā)手段和性價比，具有廣泛的市場應(yīng)用前景。進入 21 世紀(jì)后， EDA 技術(shù)得到了更大的發(fā)展和應(yīng)用。 （ 5）開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及 IP 核的可重用性。強大的行為描述能力是避開具體的器件的結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 MAXPLUSII 軟件是一款高效的、非常靈活的數(shù)字電路開發(fā)設(shè)計軟件，它提供了多種輸入方法供設(shè)計者選用，利用合適的輸入方法設(shè)計完數(shù)字系統(tǒng)之后，設(shè)計者可利用邏輯綜合工具進行邏輯綜合，并可以用仿真器進行軟件仿真， 使設(shè)計者能夠盡早發(fā)現(xiàn)設(shè)計中的錯誤，縮短設(shè)計周期。布線和后仿真完成之后，就可以開始 ASCI 或 PLD 芯片的投產(chǎn)。 在 ABS 系統(tǒng)（汽車防抱制動系統(tǒng)）、計算機技術(shù)、 GPRS 環(huán)抱系統(tǒng)、工業(yè)自動控制系統(tǒng)等系統(tǒng)中，數(shù)據(jù)采集系統(tǒng)都有著舉 足輕重的作用 [5]。 所以大致流程是 先進行 主程序的 輸入 /輸出模塊，數(shù)據(jù)處理及監(jiān)控模塊的設(shè)計 。用可編程邏輯器件實現(xiàn)對 ADC0809的控制，由 于采用查詢信號 EOC 的方式，所以可達到 ADC0809 的最高速度（注： ADC0809和 DAC0832 都不能對負電壓進行操作）。 ENTITY ADZHKZ IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL CEN: STD_LOGIC。039。 OE0=39。039。 IF EOC=39。 WHEN ST6=ALE0=39。039。 LOCK1=LOCK0。 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 19 頁 共 38 頁 WHEN 1011 =HB=001101010010。 WHEN 1100 =LB=000000100100。 BEGIN IF RISING_EDGE(