【正文】 真、布爾方程綜合和化簡等方面擔(dān)任了重要角色。盡管目標(biāo)系統(tǒng)是硬件，但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效。在各類庫的引入下，使 EDA 工具能夠完成各種自動設(shè)計過程 （ 3）設(shè)計文檔的管理。 EDA 不但在整個設(shè)計流程上充分利用計算機的自動設(shè)計能力，在各個層次上利用計算機完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計結(jié)束后仍可利計算機對硬件系統(tǒng)進行完整的測試（邊界掃描技術(shù)）。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 （ 4）對于 VHDL 完成的一個確定設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動將 VHDL 描述轉(zhuǎn)化成門級網(wǎng)表，生成一個更有效、更高速的電路系統(tǒng)；此外， 設(shè)計還可以容易地從綜合優(yōu)化后的電路獲 得設(shè)計信息，返回去更新修改 VHDL 設(shè)計描述，使之更為完善。對于一般幾千門的電路設(shè)計，使用MAXPLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。設(shè)計的電路必須在布局布線前驗證電路功能是否有效。 （時序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。數(shù)據(jù)采集是計算機在監(jiān)測、管理和控制一個系統(tǒng)的過程中，取得原始數(shù)據(jù)的主要手段。因此利用 VHDL 硬件描述語言來設(shè)計數(shù)據(jù)采集系統(tǒng)是一個比較合理的方案 。 本設(shè)計要求用一個 CPLD/FPGA、模數(shù)轉(zhuǎn)換器 ADC 和數(shù)模轉(zhuǎn)換器 DAC 構(gòu)成了一個數(shù)據(jù)采集系統(tǒng)，并用 CPLD/FPGA 實現(xiàn)數(shù)據(jù)采集中對 A/D 轉(zhuǎn)換、數(shù)據(jù)運算、 D/A 轉(zhuǎn)換以及有關(guān)據(jù) 顯示的控制。選擇速度等級高的芯片，仿真時延就小，這樣便于分析時序波形。 ADC0809 的 START 信號也是由外部接入的，但是此信號的頻率不宜過高，要小于 1KHZ。當(dāng) OE 輸入高電平 時，輸出三態(tài) 門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。圖 ADC0809 的管腳及主要控制信號時序圖。 A/D 轉(zhuǎn)換控制模塊 ADZHKZ 的 VHDL 源程序 : 圖 A/D 轉(zhuǎn)換控制模塊符號 編輯文件 進位 1 0010 0101 0110 + 0000 0001 1000 0010 0111 0100 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 16 頁 共 38 頁 LIBRARY IEEE。 0809 的通道選擇地址鎖存信號 START: OUT STD_LOGIC。 SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。139。039。 OE0=39。039。 CEN=39。 LOCK0=39。 END IF。039。 WHEN ST5=ALE0=39。 NEXT_STATE=ST6。139。 START0=39。039。 用于給輸出信號去毛刺 PROCESS(CLK) IS BEGIN IF RISING_EDGE(CLK) THEN ALE=ALE0。 END PROCESS。 WHEN 1110 =HB=010001001000。 WHEN 0110 =HB=000110010010。 將 A/D 轉(zhuǎn)換后數(shù)據(jù)的低 4 位用 12 位 BCD碼表示 CASE V(3 DOWNTO 0) IS FOR A/D CONVERSION DATA LOW BYTE WHEN 1111 =LB=000000110000。 WHEN 0111 =LB=000000010100。 END CASE。 TEMP3: =HB(11 DOWNTO 8)+LB(11 DOWNTO 8)+39。 ELSE TEMP2: =HB(7 DOWNTO 4)+LB(7 DOWNTO 4)。 END IF。 將經(jīng)過 BCD 碼轉(zhuǎn)換處理后的數(shù)據(jù)輸出 BCDOUT=VALUE。 DABC: IN STD_LOGIC_VECTOR(11 DOWNTO 0)。 BEGIN DA=DABC(11 DOWNTO 8)。139。 TEMPB: =DB39。 ELSE TEMPC: =1010DDC+DC。 TEMPA: =DADDA。 END IF。139。 ELSE IF DC=DDC THEN TEMPC: =DCDDC。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。139。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。 TEMPB: =DBDDB。 TEMPA: =DDADA。 END IF。 TEMPB: =DDB39。 ELSE 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 26 頁 共 38 頁 TEMPC: =1010DC+DDC。139。139。 IF TEMPB1001 THEN TEMPB: =TEMPB+0110。 QABC(11 DOWNTO 8)=TEMPA。 USE 。 DATA。 D/A 轉(zhuǎn)換控制模塊 DAZHKZ 的 VHDL 源程序 : 圖 D/A 轉(zhuǎn)換控制模塊符號編輯文件 LIBRARY IEEE。 END IF。139。 END IF。 END IF。 TEMPB: =DDBDB。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。DB。 ELSE IF DDC=DC THEN TEMPC: =DDCDC。 END IF。 TEMPA: =DADDA。 END IF。DDA。DDA。 END IF。DDB。 IF TEMPB1001 THEN 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 23 頁 共 38 頁 TEMPC: =DCDDC。 TEMPB: =DBDDB。 IF TEMPC1001 THEN TEMPC: =TEMPC+0110。 PROCESS IS VARIABLETEMPA， TEMPB， TEMPC: STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE ART OF SJYSCL IS SIGNAL DA， DB， DC: STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。TEMP1。 ELSE TEMP3: =HB(11 DOWNTO 8)+LB(11 DOWNTO 8)。 END IF。139。 WHEN 0001 =LB=000000000010。 WHEN 1001 =LB=000000011000。 WHEN OTHERS =HB=000000000000。 WHEN 1000 =HB=001001010110。 BEGIN PROCESS(REGL) IS BEGIN V=REGL。 數(shù)據(jù)鎖存進程 PROCESS(LOCK1) IS BEGIN IF RISING_EDGE(LOCK1) THEN REGL=D。 在時鐘上升沿，轉(zhuǎn)換至下一狀態(tài) END IF。 NEXT_STATE=ST0。 WHEN OTHERS=ALE0=39。039。 LOCK0=39。 測試 EOC 的上升沿， =1 表明轉(zhuǎn)換結(jié)束 ELSE NEXT_STATE=ST5。039。 THEN 測試 EOC 的下降沿 NEXT_STATE=ST3。 OE0=39。039。039。 START0=39。039。 SIGNAL OE0: STD_LOGIC。 ARCHITECTURE ART OF ADZHKZ IS TYPE STATES IS (ST0， ST1， ST2， ST3， ST4， ST5， ST6)。 轉(zhuǎn)換工作時鐘信號 EOC: IN STD_LOGIC。 圖 += 的二進制的 BCD 加法示意圖。 圖 總體框圖 數(shù)據(jù)采集系統(tǒng)各模塊分析 A/D 轉(zhuǎn)換控制模塊 ADZHKZ 的設(shè)計 ADC0809 模數(shù)轉(zhuǎn)換的控制 : ADC0809 是 CMOS 的 8 位 A/D 轉(zhuǎn)換器，片內(nèi)有 8 路模擬開關(guān)，可控制 8 個模擬量中的一個進入轉(zhuǎn)換器中。下降沿啟動 A／ D 轉(zhuǎn)換，之后EOC 輸出信號變低，指示轉(zhuǎn)換正在進行。其中 ADC0809 的 CLOCK 信號是由外部輸入的。工作速率由時鐘信號 CLK 的速率決定。 數(shù)據(jù)采集系統(tǒng)的設(shè)計思路 系統(tǒng)主要實現(xiàn)以下功能： 數(shù)據(jù)采集控制系統(tǒng)是對生產(chǎn)過程或科學(xué)實驗中各種物理量進行實時采集、測試和反饋控制的閉環(huán)系統(tǒng)。而 EDA 技術(shù)的 FPGA (現(xiàn)場可編程門陣列 )有單片機無法比擬的優(yōu)勢： FPGA 時鐘頻率高，內(nèi)部延時小，全部控制邏輯由硬件完成，速度 快、效率高 。將外部世界存 在的溫度、壓力、流量、位移以及角度等模擬量（ Analog Signal）轉(zhuǎn)換為數(shù)字信號（ Digital Signal） , 在收集到計算機并進一步予以顯示、處理、傳輸與記錄這一過程，即稱為 “ 數(shù)據(jù)采集 ” [3]。 。自 90 年代初， Verilog、 VHDL、 AHDL 等硬件描述語言的輸入方法在大規(guī)模設(shè)計中得到了廣泛應(yīng)用。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計， MAXPLUSII 把這些設(shè)計轉(zhuǎn) 自動換成最終所需的格式。 （ 3） VHDL 的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計和分解已有設(shè)計的再利用功能，滿足了大規(guī)模系統(tǒng)設(shè)計要有多個開發(fā)組共同進行工作來實現(xiàn)的這種市場需求。但純原理圖輸入方式對于大型、復(fù)雜的系統(tǒng)，由于種種條件和環(huán)境的制約，其工作效率較低，而且容易出錯，暴露出多種弊端。 （ 6）適用于高效率大規(guī)模系統(tǒng)設(shè)計的自頂向下設(shè)計方案，能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。用 VHDL 對數(shù)字電子系統(tǒng)進行抽象的行為與功能描述以及具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計的各個階段，各個層次進行計算機模擬驗證，保證設(shè)計的正確性，可以大大降低設(shè)計成本，縮短設(shè)計周期。在 EDA 軟件平臺上，根據(jù)原理圖或硬件描述語言 HDL 完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真、目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 20 世紀(jì) 80 年代， 集成電路設(shè)計進入了 CMOS 時代。其中包括七個功能模塊：模數(shù)轉(zhuǎn)換模塊 ADC080 AD 轉(zhuǎn)換控制模塊 、 數(shù)據(jù)運算與處理模塊、DA 轉(zhuǎn)換控制模塊、鍵盤顯示控制模塊 、 數(shù)碼管顯示模塊、 數(shù)模轉(zhuǎn)換模塊 DAC0832。 實現(xiàn) 數(shù)據(jù)采集 系統(tǒng)的控制方法很多，可以用標(biāo)準(zhǔn)邏輯器件、可編程序控制器 PLC、單片機等方案來實現(xiàn)。 本文介紹了基于 Altera 公司的集成開發(fā)環(huán)境 MaxplusII，使用 VHDL 設(shè)計開發(fā) 數(shù)據(jù)采集系統(tǒng) 的基本方法 。 VHDL 硬件描述語言采用自頂而下的設(shè)計方法可以對模型進行及時修改，以改進系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計錯誤，從而提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。 數(shù)據(jù)采集技術(shù)是信息科學(xué)的重要組成部分，已廣泛應(yīng)用于國民經(jīng)濟和國防建設(shè)的各個領(lǐng)域，并且隨著科學(xué)技術(shù)的發(fā)展，尤其是計算機技術(shù)的發(fā)展與普及，數(shù)據(jù)采集技術(shù)將有廣闊的發(fā)展前景。本系統(tǒng)主要是由 五 大部分組成：數(shù)據(jù)輸入單元、數(shù)據(jù)處理單元、數(shù)據(jù)輸出單元。它利用計算機的圖形編輯、分析和存儲等能力，協(xié)助工程師設(shè)計電子系統(tǒng)的電路圖、印制電路板和集成電路板圖 。 E