【正文】 6 頁，共 54 頁 end askt。 （ 3） 數(shù)字載波調(diào)制的 2ASK 信號(hào)可經(jīng)過外接濾波器轉(zhuǎn)換成模擬信號(hào)形式的信號(hào)輸出 因?yàn)椴捎脭?shù)字載波調(diào)制的 2ASK 信號(hào)是數(shù)字信號(hào)，含有豐富的高頻分量，所以經(jīng)過一個(gè)帶通濾波器或者一個(gè)低通濾波器后，將減少高頻成分，輸出信號(hào)接近模擬載波調(diào)制 2ASK 調(diào)制的建模方框圖如圖 41所示 FPGA 圖 41 2ASK 調(diào)制建模方框圖 2ASK 調(diào)制電路 圖 如圖 42所示 clk 分頻器 start 基帶信號(hào) 與門 已調(diào)信號(hào) 載波 f 第 25 頁，共 54 頁 圖 42（ a） 2ASK 調(diào)制電路 的 VHDL 建模電路 圖 42(b) 2ASK 調(diào)制的邏輯電路圖 2. 2ASK 調(diào)制的 VHDL 程序 library ieee。用戶可以打開編譯系統(tǒng)安裝目錄下的庫文件夾內(nèi)的各個(gè)程序包文件，查看各個(gè)程序包的內(nèi)容。 結(jié)構(gòu)描述方式的優(yōu)點(diǎn)是可以將已有的 設(shè)計(jì)成果應(yīng)用與當(dāng)前的設(shè)計(jì)中，因而大大的提高了設(shè)計(jì)效率，對于可分解的大型設(shè)計(jì)，結(jié)構(gòu)描述方式總是首選方案，也是由上至下設(shè)計(jì)方法的具體實(shí)施。一般通過一組串行的 VHDL 進(jìn)程來反映設(shè)計(jì)的功能和算法。一個(gè)基本的 VHDL 設(shè)計(jì)實(shí)體結(jié)構(gòu)模型如圖 24所示。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題 。此外， VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語言所不能比擬的。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 Logic Lock 設(shè)計(jì)流程運(yùn)行設(shè)計(jì)者單獨(dú)地優(yōu)化和鎖定每個(gè)模塊的性能，在大型 SOPC 設(shè)計(jì)的構(gòu)建過程中也保持整個(gè)系統(tǒng)的性能。 在 Quartus Ⅱ 中設(shè)計(jì)者可以根據(jù)個(gè)人的習(xí)慣和喜好，自定義開發(fā)環(huán)境的布局、菜單、命令、和圖表等。 Quartus II 設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供 FPGA 與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程。 Cyclone 器件自動(dòng)進(jìn)行 32位 CRC 冗余校驗(yàn)。這些功能允許設(shè)計(jì)者管理內(nèi)部和外部系統(tǒng)時(shí)序。 Cyclone 器件具有高級(jí)外部存儲(chǔ)器接口，允許設(shè)計(jì)者將外部單數(shù)據(jù)率（ SDR），雙數(shù)據(jù)率（ DDR）、 SDRAM 和 DDRRAM 器件集成到復(fù)雜系統(tǒng)設(shè)計(jì)中，而不會(huì)降低數(shù)據(jù)訪問的性能。 Cyclone 系列 FPGA 的價(jià)格滿足了市場對創(chuàng)新的要求，通過產(chǎn)品 迅速面市來確定領(lǐng)先優(yōu)勢。 3 FPGA 的應(yīng)用： （ 1） 產(chǎn)品設(shè)計(jì) 把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA 技術(shù)和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計(jì)還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的， FPGA 技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域， FPGA 因?yàn)榫邆浣涌?，控制，功?IP，內(nèi)嵌 CPU 等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì) 。另外一種方法是用 CPLD（復(fù)雜 可編程邏輯器件 備）。這些可編輯元 件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（ 比如 AND、 OR、 XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。從而解決了載波相位不確定的問題。對于 2CPSK 的調(diào)制的實(shí)現(xiàn)也有兩種方法；模擬調(diào)制法和鍵控法，其原理圖分別如圖 38 和 39 所示 s(t) 雙極性 ( t ) 不歸零 cos t 圖 38 用相乘器實(shí)現(xiàn) 2CPSK 調(diào)制原理框圖 開關(guān)電路 0 ( t ) s(t) 圖 39 用鍵控法實(shí)現(xiàn) 2CPSK 調(diào)制原理框圖 2. 2CPSK 解調(diào)的原理 2CPSK信號(hào)的解調(diào)通常使用相干解調(diào)法，在相干解調(diào)中要注意相干載波必須與 2CPSK信號(hào)是同頻同相的，其相干解調(diào)的原理圖如圖 310 所示 碼型變換 乘法器 移向 cos t 第 11 頁，共 54 頁 ( t ) 定時(shí) cos t 脈沖 圖 310 用相干解調(diào)法實(shí)現(xiàn) 2CPSK 解調(diào)原理框圖 2DPSK的調(diào)制 與解調(diào) 1. DPSK 調(diào)制的原理 在 2CPSK 中，相位變化是以未調(diào)載波的相位作為參考基準(zhǔn)的。 2. 2FSK 解調(diào)的原理 2FSK 解調(diào)依然有兩種方法：非相干解調(diào)法和相干解調(diào)法。 輸出 抽樣 判決 圖 33 用非相干解調(diào)實(shí)現(xiàn) 2ASK 解調(diào) 原理框圖 抽樣 cos t 判決 圖 34 用相干解調(diào)法實(shí)現(xiàn) 2ASK 解調(diào) 原理框圖 2FSK 的調(diào)制與解調(diào) cos 抽樣 判決器 低通 濾波器 相乘器 帶通 濾波器 抽樣 判決器 低通 濾波器 全波 濾波器 帶通 濾波器 第 7 頁，共 54 頁 1. FSK 的調(diào)制的原理 頻移鍵控就是利用載波的頻率變化來傳遞數(shù)字信息。 比如原始信號(hào) A 與載頻 cos(ω t + θ ) 調(diào)制后得到信號(hào) Acos(ω t + θ )； 解調(diào)時(shí)引入相干（同頻同相）的參考信號(hào) cos(ω t + θ )，則得到： Acos (ωt+θ)cos(ωt+θ) （ 21） 利用積化和差公式可以得到 A*1/2*[cos (ωt+θ+ωt+θ)+cos(ωt+θωtθ)] =A*1/2*[cos (2ωt+2θ)+cos(0)] =A/2*[cos (2ωt+2θ)+1] =A/2+A/2cos (2ωt+2θ) （ 22） 利用低通濾波器將高頻信號(hào) cos(2ω t+2θ )濾除，即得原始信號(hào) A。于是，當(dāng)兩臺(tái)計(jì)算機(jī)要通過電話線進(jìn)行數(shù)據(jù)傳輸時(shí)，就需要一個(gè)設(shè)備負(fù)責(zé)數(shù)模的轉(zhuǎn)換。 第 3 頁，共 54 頁 2 數(shù)字調(diào)制與解調(diào)的原理 數(shù)字調(diào)制與解調(diào)概述 調(diào)制是指 將各種 數(shù)字基帶信號(hào) 轉(zhuǎn)換成適于 信道 傳輸?shù)臄?shù)字調(diào)制信號(hào) (已調(diào)信號(hào)或頻帶信號(hào) )， 解調(diào) 是 在接收端將收到的數(shù)字頻帶信號(hào)還原成 數(shù)字基帶信號(hào) 。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。DPSK?？梢赃M(jìn)行時(shí)序仿真，在 Quartus Ⅱ 中可以清楚的分析仿真的波形，根具 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)的原理，分析波 形的正確性。完成對于數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)。解調(diào)是接收端將在已調(diào)信號(hào)從高頻載波上搬移下來，還原成為基帶信號(hào)。 2FSK carrier wave signal varies with baseband signal’s frequency。 VHDL language 第 1 頁，共 54 頁 1 緒論 設(shè)計(jì)的意義與背景 隨著當(dāng)今電子信息技術(shù)的快速發(fā)展，現(xiàn)代計(jì)算機(jī)技術(shù)與微電子技術(shù)的結(jié)合越來越緊密，而利用高層次的 VHDL/Verilog 語言等硬件描述語言對于現(xiàn)場課編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）進(jìn)行設(shè)計(jì)，使之成為集成電路（ ASIC），這很大程度上縮短了設(shè)計(jì)的開發(fā)周期和開發(fā)的成本。 EDA 技術(shù)主要應(yīng)用于輔助設(shè)計(jì)三方面的工作： IC 技術(shù)、 PCB 設(shè)計(jì)、電子電路系統(tǒng)設(shè)計(jì)，將硬件設(shè)計(jì)軟件化，使之在電子系統(tǒng)設(shè)計(jì)中能過突破一些技術(shù)瓶頸，加速了通信系統(tǒng)的設(shè)計(jì)速率，提高了產(chǎn)品的性價(jià)比。該信 號(hào)稱為已調(diào)信號(hào)，而基帶信號(hào)稱為調(diào)制信號(hào)。經(jīng)過調(diào)制的信號(hào)通過電話載波傳送到另一臺(tái)計(jì)算機(jī)之前，也要經(jīng)由接收方的 Modem 負(fù)責(zé)把模擬信號(hào)還原為計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，這個(gè)過程我們稱 “解調(diào) ”，也稱 A/D 轉(zhuǎn)換。 非相干解調(diào)是解調(diào)方法的一種，是相對相干解調(diào)而言的，非相干解 調(diào)是通信原理中的一種重要的解調(diào)方法，無論在模擬系統(tǒng)和數(shù)字系統(tǒng)中都非常重要。在頻移鍵控中 和 不攜帶任何信息，通常為零。相干解調(diào)和非相干解調(diào)法的原理圖分別如圖 36 和 37 所示 輸入 定時(shí)脈沖 輸出 圖 36 用相干解調(diào)法實(shí)現(xiàn) 2FSK 的解調(diào)原理框圖 低通濾波器 相乘器 低通濾波器 相乘器 BPF BPF 抽樣判決器 振蕩器 選通開關(guān) 反相器 選通開關(guān) 振蕩器 相加器 第 9 頁，共 54 頁 輸入 定時(shí)脈沖 輸出 圖 37 用非相干解調(diào)法實(shí)現(xiàn) 2FSK 的解調(diào)原理框圖 2CPSK的調(diào)制與解調(diào) 1. CPSK 調(diào)制的原理 相移鍵控是利用載波的相位變化來傳輸數(shù)字信息的，而振幅和頻率保持不變。所以 2CPSK 難以實(shí)用。在解調(diào)的過程中，由于載波的相位模糊性的影響，使得解調(diào)出的相對碼也可能是“ 1” 和“ 0”的倒置，但經(jīng)差分譯 碼（碼反變換）得到的絕對碼不會(huì)發(fā)生任何倒置的現(xiàn)象，從而解決了相位模糊問題。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 4 Cyclone 系列 FPGA （ 1）概述 Cyclone 系列 FPGA 是目前 ASIC 應(yīng)用餓 低成本應(yīng)用方案。 Cyclone 系列 FPGA 綜合考慮了邏輯器、存儲(chǔ)器、鎖相環(huán)（ PLL）和高級(jí) I/O 接口。 ④ 支持 LVDS I/O。 ⑦ 熱插拔和上電順序。 ⑩ 支持工業(yè)級(jí)溫度。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評估 Hard Copy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。命令等圖標(biāo)。 MAX3000A 和 MAX7000 設(shè)計(jì)者現(xiàn)在可以使用 Quartus II 設(shè)計(jì)軟件中才有的所有強(qiáng)大的功能。 1993年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）。同時(shí)， VHDL 語言也支持慣性延遲和 傳輸延時(shí) 這樣可以準(zhǔn)確地建立硬件電路的模型。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。 （ 2） 結(jié)構(gòu)體 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 22 頁，共 54 頁 結(jié)構(gòu)體（ Architecture） 用于描述實(shí)體所代表的系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。這種描述方式將數(shù)據(jù)看 成從設(shè)計(jì)的輸入端到輸出端，通過并行語句表示這些數(shù)據(jù)的變化，即對信號(hào)到信號(hào)的數(shù)據(jù)流動(dòng)的路徑和形式進(jìn)行描述。庫和程序包就是使設(shè)計(jì)者共享已經(jīng)編譯過的設(shè)計(jì)成果。那么在具體硬件實(shí)現(xiàn)時(shí)，要采用哪種方式就需要配置來實(shí)現(xiàn)。 use 。載波信號(hào) begin process(clk) begin if clk39。039。 y=x and f。 2ASK 解調(diào)電路如圖 44 所示 圖 44(a) 2ASK 解調(diào)電路 的 VHDL 建模電路 寄存器 XX clk 分頻器 q start ASK 信號(hào) 判決 基帶信號(hào) 計(jì)數(shù)器m 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 28 頁，共 54 頁 圖 44（ b） 2ASK 解調(diào)邏輯電路圖 2. 2ASK 解調(diào)的程序 library ieee。基帶信號(hào) end askj。039。m 計(jì)數(shù)器清零 elsif q=10 then if m=3 then y=39。then m=m+1；計(jì) xx 信號(hào)的脈沖個(gè)數(shù) end if。 基于 VHDL 語言實(shí)現(xiàn) 2FSK 調(diào)制與解調(diào) 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 32 頁，共 54 頁 2FSK 調(diào)制的實(shí)現(xiàn) 1. FSK 的建模思想 FSK 調(diào)制的方框圖如圖 47所