【正文】 PACKAGE BODY PACKEXP1 IS FUNCTION bcd_add8(AIN,BIN : std_logic_vector) RETURN std_logic_vector IS type type_bcdx4 is array(3 downto 0) of std_logic_vector(4 downto 0)。039。 ELSE Q1=Q1。 end entity JC。 END IF。DDJFBZ=39。 END PROCESS。（1）實物圖AJ:輸入的按鍵信號BZ:輸出的標志信號（2）標志模塊的VHDL設(shè)計LIBRARY IEEE。 VARIABLE FULL :STD_LOGIC。2)標志模塊：將按鈕產(chǎn)生的脈沖轉(zhuǎn)化為一種標志信號。公式是：T1=（RA+RB）*C， T2=*C，F(xiàn)=（RA+2RB）*C 為了滿足我的設(shè)計要求，因此取RA=RB其阻值為10K，取電容C的取值為10uf。3)標志模塊：將按鈕產(chǎn)生的脈沖轉(zhuǎn)化為一種標志信號。3. 實現(xiàn)模擬功能：能模擬汽車啟動、停止/白天、黑夜/等待、行駛狀態(tài)。雙擊左邊的空白處，設(shè)定輸入輸出信號。此時，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。ＶＨＤＬ還具有以下優(yōu)點：（１）ＶＨＤＬ的寬范圍描述能力使它成為高層進設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。可見自動計費系統(tǒng)在我們的生活中是越來越重要，本次課程設(shè)計是圍繞出租車計費器來深入了解計費器是怎樣實現(xiàn)計費的。 JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 數(shù)字電路課程設(shè)計報告出租車計費器 學院名稱： 電氣信息工程學院 專 業(yè)： 通信工程 班 級： 姓 名： 學 號： 指導(dǎo)教師姓名： 2009 年 12 月摘 要隨著EDA技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計技術(shù)和工具發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷﨏PLD／FPGA的出現(xiàn)，給設(shè)計人員帶來了諸多方便。本課題是利用VHDL語言來實現(xiàn)計費功能的，VHDL具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性,并且具有良好的電路行為描述和系統(tǒng)描述的能力,并在語言易讀性和層次化、結(jié)構(gòu)化設(shè)計方面,表現(xiàn)了強大的生命力和應(yīng)用潛力,因此選用VHDL語言進行編程。90年代為電子系統(tǒng)設(shè)計自動化(EDA)階段。ＶＨＤＬ可以用簡潔明確的代碼描述來進行復(fù)雜控制邏輯設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。此后可對綜合的結(jié)果在門電路級上進行仿真，并檢查其時序關(guān)系。設(shè)定好波形后，保存波形。4. 設(shè)計動態(tài)掃描電路：將車費、里程、等待時間動態(tài)的顯示出來。4)計程模塊：在等待信號未作用時，來一個時鐘脈沖信號，里程值加1。PC機和CPLD之間采用的是并行接口的通信方法，如圖32所示。3)計程模塊：在等待信號未作用時，來一個時鐘脈沖信號，里程值加1。 BEGIN IF CLK039。USE 。END TWO。039。 END IF。architecture one of JC is SIGNAL Q1,Q0:std_logic_vector(3 downto 0)。Q0=Q0+1。 OR (LC(7 DOWNTO 4)=0000 AND LC(3 DOWNTO 0)4) THEN LCJFBZ=39。 VARIABLE SA,SB : type_bcdx4。 CI(i))。ENTITY JF is PORT( SS:IN STD_LOGIC。 THEN FY1(11 DOWNTO 4):=(OTHERS=39。 END IF。END ONE。 when 0110 =dout1=0100000。 when others =dout0=ZZZZZZZ?？? 結(jié)EDA技術(shù)已經(jīng)成為電子設(shè)計的重要工具，并且應(yīng)用于電子設(shè)計的各個方面。參考文獻[1] 汪金愛，劉達. EDA技術(shù)與CPLD應(yīng)用. 今日電子，2004，[2] 朱彩蓮，楊洋. EDA技術(shù)的發(fā)展與應(yīng)用. 萍鄉(xiāng)高等?？茖W校學報，2004，4[3] 孫鵬，陳景. 數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計. 大連：大連理工大學出版社，.[4] 王長宏，陳朝陽，鄒雪城，應(yīng)建華. VHDL設(shè)計實例及其仿真與綜合. 電子工程師，2001，11：[5] 趙立民，于海雁，胡慶，龐杰. 可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計. 北京：機械工業(yè)出版社，. 4~5[6] 東方人華，王建坤. MAX+PLUS II入門與提高. 北京：清華大學出版社，[7] 陳慶文. 用VHDL 語言進行數(shù)字電路設(shè)計. 微波與衛(wèi)星通信，1996，4[8] 褚振勇，翁木云. CPLD設(shè)計及應(yīng)用. 西安：西安電子科技大學出版社，.[9] 王文明. 應(yīng)用軟件消除毛刺現(xiàn)象. 重慶工業(yè)高等專科學校學報. 2004，19（1）：49[10] 錢培怡，于德泳. 數(shù)字邏輯電路的描述及模塊化綜合方法. 系統(tǒng)工程與電子技術(shù). 2002，24[11] 孫鵬，陳景. 數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計. 大連：大連理工大學出版社，附錄1 元器件清單器件名稱及個數(shù)杜邦線47根555集成塊1個電阻10K2個1K4個470歐姆1個電容10uF1個1個20腳底座3個八腳底座1個穩(wěn)壓二極管3個發(fā)光二極管1個數(shù)碼管6個按鈕3個芯片F(xiàn)PGA附錄2。使用CPLD可以用于復(fù)雜數(shù)字邏輯電路和系統(tǒng)的總體仿真、子系統(tǒng)仿真和具體電路綜合等各個設(shè)計階段。end process。 when 1000 =dout1=0000000。（1）實體圖（2）譯碼模塊的VHDL設(shè)計library ieee。039。)。 LC:IN std_logic_vector(7 downto 0)。139。 VARIABLE SOUT : std_logic_vector(11 downto 0)。 ELSE LCJFBZ=39。 END IF。 begin SW:=SSamp。 DDSJ(7 DOWNTO 4)=Q1。139。（1）實物圖（2）等待狀態(tài)模塊的VHDL設(shè)計LIBRARY IEEE。ENTITY BZ IS PORT(AJ:IN STD_LOGIC。139。4）等待狀態(tài)模塊：等待信號作用時，該模塊可以記錄等待的時間，并產(chǎn)生等待計費的信號。圖32 電纜它的作用是提供輸入信號。5）等待狀態(tài)模塊：等待信號作用時，該模塊可以記錄等待的時間，并產(chǎn)生等待計費的信號。6. 各計數(shù)器的計數(shù)狀態(tài)用功能仿真的方法驗證，并通過有關(guān)波形確認電路設(shè)計是否正確。（7） 鎖定引腳引腳鎖定，如下圖操作：引腳的鎖定是根據(jù)不同的電路和不同功能來確定的，不是一層不變的。由自上而下的設(shè)計過程可知，從總體行為設(shè)計開始到最終的邏輯綜合，每一步都要進行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計周期。（４）ＶＨＤＬ是一個標準語言，為眾多的ＥＤＡ廠商支持，因此移植性好。為了與臺灣和美國的設(shè)計工程師形成更有力的競爭，中國的設(shè)計隊伍有必要購入一些最新的EDA技術(shù)。進一步了解了計算機組成原理與系統(tǒng)結(jié)構(gòu)，使自己對EDA技術(shù)的學習更深入，學會用VHDL語言去控制將會使我們對本專業(yè)知識可以更好地掌握。利用VHDL