eda課程設(shè)計(jì)出租車計(jì)價(jià)器-資料下載頁(yè)
2025-06-29 06:27本頁(yè)面
【正文】 0010。 ELSE FY1:=bcd_add8(LC,LC)。 FY1:=bcd_add8(FY1,LC)。 FY1:=bcd_add8(FY1,LC)。 END IF。 IF DN=39。039。 THEN IF DDJFBZ=39。039。 THEN FY1:=FY1。 ELSE FY1:=bcd_add8(FY1,DDSJ)。 FY1:=bcd_add8(FY1,DDSJ)。 END IF。 ELSIF DDJFBZ=39。039。 THEN FY1:=FY1。 ELSE FY1:=bcd_add8(FY1,DDSJ)。 END IF。 FY=FY1(7 DOWNTO 0)。 END PROCESS。END ONE。（3）波形仿真黑夜時(shí)候的仿真白天時(shí)的仿真符合設(shè)計(jì)要求。（1）實(shí)體圖（2）譯碼模塊的VHDL設(shè)計(jì)library ieee。use 。use 。use 。entity YMQ isport(din:in std_logic_vector(7 downto 0)。 dout1:out std_logic_vector(6 downto 0)。 dout0:out std_logic_vector(6 downto 0))。end entity YMQ。architecture one of YMQ isbeginprocess(din)begin case din(7 downto 4) is when 0000 =dout1=0000001。 when 0001 =dout1=1001111。 when 0010 =dout1=0010010。 when 0011 =dout1=0000110。 when 0100 =dout1=1001100。 when 0101 =dout1=0100100。 when 0110 =dout1=0100000。 when 0111 =dout1=0001111。 when 1000 =dout1=0000000。 when 1001 =dout1=0000100。 when others =dout1=ZZZZZZZ。end case。 case din(3 downto 0) is when 0000 =dout0=0000001。 when 0001 =dout0=1001111。 when 0010 =dout0=0010010。 when 0011 =dout0=0000110。 when 0100 =dout0=1001100。 when 0101 =dout0=0100100。 when 0110 =dout0=0100000。 when 0111 =dout0=0001111。 when 1000 =dout0=0000000。 when 1001 =dout0=0000100。 when others =dout0=ZZZZZZZ。end case。end process。end one。（3）波形仿真符合七段顯示。第五章 總程序的設(shè)計(jì)及其實(shí)現(xiàn)的結(jié)果上圖為帶譯碼器的電路，下圖為不帶譯碼器的電路。、輸出信號(hào)說(shuō)明輸入：DN:day OR night控制；SS:Start OR stop控制；WR:wait OR run控制；CLK:輸入時(shí)鐘信號(hào)，模擬時(shí)間和路程。輸出：DNPB：用于判別白天還是黑夜的輸出信號(hào)，接至發(fā)光二極管，白天不發(fā)光，黑夜的時(shí)候發(fā)光。FY1:費(fèi)用的十位FY0:費(fèi)用的個(gè)位DDSJ1:等待時(shí)間的十位DDSJ0:等待時(shí)間的個(gè)位LC1:路程的十位LC0:路程的個(gè)位輸出的為七段碼考慮到仿真結(jié)果的明了，這里只給出未加譯碼器時(shí)的仿真，輸出為BCD碼?？梢郧逦目闯龀绦虻倪\(yùn)算規(guī)則。 設(shè)計(jì)中需注意的問(wèn)題(1)在一個(gè)進(jìn)程中只允許一個(gè)信號(hào)上升沿作為觸發(fā)條件。(2)信號(hào)值改變后，要經(jīng)過(guò)一個(gè)小的延時(shí)才能生效，同一個(gè)信號(hào)不能在多個(gè)進(jìn)程中賦值（因多個(gè)信號(hào)源不能同時(shí)對(duì)同一個(gè)信號(hào)驅(qū)動(dòng)）。(3)時(shí)序電路與組合電路最好不要在同一個(gè)進(jìn)程以免浪費(fèi)資源。(4)一個(gè)功能模塊最好按上升沿信號(hào)分多個(gè)進(jìn)程完成，各進(jìn)程間用信號(hào)聯(lián)系。(5)同一個(gè)信號(hào)在進(jìn)程中的值改變后，要注意該值改變前后,該進(jìn)程中其他變量的變化，避免邏輯死鎖。(6)在順序語(yǔ)句中，信號(hào)賦值后需一定的延時(shí)才能改變而變量不需要延時(shí)。總 結(jié)EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，并且應(yīng)用于電子設(shè)計(jì)的各個(gè)方面。CPLD作為一種順應(yīng)EDA發(fā)展潮流的設(shè)計(jì)方法，得到了迅速的發(fā)展。使用CPLD可以用于復(fù)雜數(shù)字邏輯電路和系統(tǒng)的總體仿真、子系統(tǒng)仿真和具體電路綜合等各個(gè)設(shè)計(jì)階段。隨著個(gè)人電腦平臺(tái)上的EDA工具的發(fā)展，個(gè)人電腦平臺(tái)上的CPLD仿真綜合性能已相當(dāng)優(yōu)越，這就為大規(guī)模普及這種新技術(shù)鋪平了道路。VHDL硬件描述語(yǔ)言打破了硬件和軟件設(shè)計(jì)人員之間互不干涉的界限，可以使用語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的硬件結(jié)構(gòu)、行為的描述，直接設(shè)計(jì)數(shù)字電路硬件系統(tǒng)。從本文描述的出租車計(jì)費(fèi)系統(tǒng)可以看出，通過(guò)編程、下載后，該芯片已經(jīng)具備了原來(lái)需要使用復(fù)雜的數(shù)字電路實(shí)現(xiàn)的功能；這樣，使用語(yǔ)言描述的形式，大大縮短了開發(fā)周期，減少了開發(fā)難度，并使得系統(tǒng)更加靈活、穩(wěn)健。本文重點(diǎn)探討了以下一些方面：(1)對(duì)EDA的發(fā)展、CPLD中的應(yīng)用做了詳細(xì)的介紹。(2)詳細(xì)的講解了出租車計(jì)費(fèi)控制系統(tǒng)的設(shè)計(jì)思路和步驟，并且給出了功能仿真的結(jié)果。由于學(xué)習(xí)時(shí)間短，對(duì)EDA的研究以及使用CPLD進(jìn)行電子設(shè)計(jì)的方法并不是鉆研的很透徹，但是通過(guò)一個(gè)學(xué)期的學(xué)習(xí)，已經(jīng)基本掌握了使用CPLD進(jìn)行電子設(shè)計(jì)的步驟，為以后繼續(xù)研究EDA技術(shù)打下了基礎(chǔ)。 致 謝在論文即將完成之際，謹(jǐn)向所有關(guān)心我的老師、同學(xué)和朋友表示衷心的感謝！本論文是在宋偉和朱幼蓮老師的悉心指導(dǎo)、鼓勵(lì)和支持下完成的。尹老師為我們的學(xué)業(yè)提供了良好的學(xué)習(xí)條件，還大力支持我們外出培訓(xùn)和實(shí)習(xí)，特別在此次設(shè)計(jì)中宋老師為我們提供了先進(jìn)的硬件設(shè)備和學(xué)習(xí)材料，設(shè)計(jì)與實(shí)踐相結(jié)合，讓我們對(duì)圖像處理有了更深刻的了解，衷心感謝他的諄諄教導(dǎo)和悉心關(guān)懷。宋老師淵博的知識(shí)、豐富的經(jīng)驗(yàn)、踏實(shí)認(rèn)真的科研作風(fēng)，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度給我留下了深刻的印象，特別是對(duì)科研方向的把握，對(duì)實(shí)驗(yàn)室的發(fā)展嘔心瀝血，這些將在今后的工作中繼續(xù)給我以激勵(lì)和指導(dǎo)。感謝本文所引用文獻(xiàn)的作者，如果沒(méi)有他們的工作做鋪墊，我的課題是無(wú)法開展的。參考文獻(xiàn)[1] 汪金愛(ài)，劉達(dá). EDA技術(shù)與CPLD應(yīng)用. 今日電子，2004，[2] 朱彩蓮，楊洋. EDA技術(shù)的發(fā)展與應(yīng)用. 萍鄉(xiāng)高等?？茖W(xué)校學(xué)報(bào)，2004，4[3] 孫鵬，陳景. 數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計(jì). 大連：大連理工大學(xué)出版社，.[4] 王長(zhǎng)宏，陳朝陽(yáng)，鄒雪城，應(yīng)建華. VHDL設(shè)計(jì)實(shí)例及其仿真與綜合. 電子工程師，2001，11：[5] 趙立民，于海雁，胡慶，龐杰. 可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計(jì). 北京：機(jī)械工業(yè)出版社，. 4~5[6] 東方人華，王建坤. MAX+PLUS II入門與提高. 北京：清華大學(xué)出版社，[7] 陳慶文. 用VHDL 語(yǔ)言進(jìn)行數(shù)字電路設(shè)計(jì). 微波與衛(wèi)星通信，1996，4[8] 褚振勇，翁木云. CPLD設(shè)計(jì)及應(yīng)用. 西安：西安電子科技大學(xué)出版社，.[9] 王文明. 應(yīng)用軟件消除毛刺現(xiàn)象. 重慶工業(yè)高等?？茖W(xué)校學(xué)報(bào). 2004，19（1）：49[10] 錢培怡，于德泳. 數(shù)字邏輯電路的描述及模塊化綜合方法. 系統(tǒng)工程與電子技術(shù). 2002，24[11] 孫鵬，陳景. 數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計(jì). 大連：大連理工大學(xué)出版社，附錄1 元器件清單器件名稱及個(gè)數(shù)杜邦線47根555集成塊1個(gè)電阻10K2個(gè)1K4個(gè)470歐姆1個(gè)電容10uF1個(gè)1個(gè)20腳底座3個(gè)八腳底座1個(gè)穩(wěn)壓二極管3個(gè)發(fā)光二極管1個(gè)數(shù)碼管6個(gè)按鈕3個(gè)芯片F(xiàn)PGA
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