【正文】 139。同時(shí)FLAGD=0，即FIFO讀空標(biāo)志位為假，將雙向FD數(shù)據(jù)總線掛載在輸出狀態(tài)，同時(shí)SLOE=1，SLRD=1。 硬件實(shí)物圖在硬件檢查完畢后，安裝各插件，將硬件系統(tǒng)搭建完成。（2）由于對(duì)擊錘打擊瞬間會(huì)產(chǎn)生巨大的能量，需要提取這一瞬間對(duì)擊錘工作系統(tǒng)的兩個(gè)重要關(guān)鍵參數(shù)加速度和位移量，因此，設(shè)計(jì)了一款基于FPGA參數(shù)數(shù)據(jù)采集存儲(chǔ)硬件系統(tǒng)，采集提取打擊過程中五百毫秒內(nèi)的系統(tǒng)的關(guān)鍵參數(shù)，以便后續(xù)進(jìn)行對(duì)擊錘打擊力能進(jìn)行分析。7 總結(jié)與展望隨著現(xiàn)代社會(huì)的高速發(fā)展，對(duì)工業(yè)管理技術(shù)提出了越來越高的要求。，本系統(tǒng)使用的FPGA芯片共有240個(gè)引腳，非常密集，往往會(huì)出現(xiàn)黏連現(xiàn)象。 usbctrl控制狀態(tài)機(jī)采用 Slave FIFO從機(jī)方式實(shí)現(xiàn) FPGA對(duì) FX2的控制，通過 Verilog HDL編程實(shí)現(xiàn)。同時(shí)對(duì)脈沖進(jìn)行計(jì)數(shù)，其代碼如下：always (posedge cp_ab or negedge reset ) ///// 計(jì)數(shù)器定義 if(!reset) count = 139。 位移編碼器模塊在本設(shè)計(jì)中，設(shè)計(jì)四倍頻邏輯進(jìn)行相位鑒別，四倍頻電路中a和b相異或后，結(jié)果相與，在，如果反轉(zhuǎn)，out_dr輸出高電平，如果正轉(zhuǎn)out_dr輸出低電平，其代碼如下：assign cp_a = (~reg_a)^in_a。 串口RXD其中圖5，串口RXD，負(fù)責(zé)下發(fā)指令，讀取sram中的數(shù)據(jù)，分別收指令3，控制三路sram中數(shù)據(jù)的讀出，同時(shí)，收到5，則對(duì)系統(tǒng)進(jìn)行復(fù)位；表1為指令表1 串口下發(fā)指令表串口收指令1串口收指令2串口收指令3串口收指令5加速度a1數(shù)據(jù)讀取加速度a2數(shù)據(jù)讀取位移量S數(shù)據(jù)復(fù)位串口發(fā)送模塊主要完成前期測(cè)試階段的工作和握手命令，本課題設(shè)計(jì)的串口發(fā)送模塊為8位數(shù)據(jù)位，串口波特率為115200，stb為每一幀的使能信號(hào)，在高電平將數(shù)據(jù)打包發(fā)送?？梢苑殖刹煌?jí)別的抽象，大致分為門級(jí)、算法級(jí)、RTL級(jí)、系統(tǒng)級(jí)等等。 加速度波形圖其中時(shí)間t1是為對(duì)擊錘加速運(yùn)動(dòng)打擊坯料前時(shí)間；t2為對(duì)擊錘打擊坯料變形時(shí)間。其旨在采集存儲(chǔ)上下錘頭加速度，位移量這兩個(gè)對(duì)擊模鍛錘打擊瞬間的兩個(gè)關(guān)鍵物理量，利用Altium ，包括以下六大部分。(3)PCB布線原則?一般在PCB布線時(shí)首先要布置的線是電源線和地線，只有電源線和線布通才能保證電路板的電氣性能達(dá)到要求，本電源線設(shè)置線寬為40mil，地線寬度設(shè)置為50mil，信號(hào)線為10mil，由于FPGA芯片管腳封裝為7mil，因此與FPGA相連的信號(hào)線要設(shè)置為7mil。 FPGA配置電路從原廠生產(chǎn)的FPGA芯片內(nèi)部是半成型的邏輯電路，我們需要利用下載電路，將編程好的程序?qū)懭胄酒衃15]， 由于FPGA可編程邏輯具有可易失性，掉電后，內(nèi)部邏輯即刷成空白，在每次上電后，需要對(duì)內(nèi)部邏輯進(jìn)行重新下載，鑒于這個(gè)缺陷，設(shè)計(jì)有主動(dòng)串行配置模式AS模式，可以將程序下載到外部EEPROM中。由于測(cè)量系統(tǒng)供電采用12V直流供電，采用LM2596開關(guān)電壓調(diào)節(jié)器，可以輸出3A的驅(qū)動(dòng)電流[30]，同時(shí)提供固定5V電壓輸出，封裝選取TO263標(biāo)貼式封裝，可以輸出5V直流電壓，四腳FEEDBACK提供反饋，可以得到5V直流輸出電壓，為了減少輸出紋波電壓，降低到輸出電壓的1%以下，必須選用一個(gè)耐壓值更高的電容，因此采用25V耐壓值的輸出電容可以將輸出紋波降低一半。在宏觀上對(duì)力能參數(shù)采集系統(tǒng)作了概要性的描述[27]。由于本系統(tǒng)對(duì)于存儲(chǔ)時(shí)間和存儲(chǔ)容量的要求，因此設(shè)計(jì)選用高速異步靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM作為數(shù)據(jù)存儲(chǔ)器，而FPGA的片上RAM最大只有64K字節(jié)， 在片內(nèi)資源緊缺的情況下，本設(shè)計(jì)需要存放大量的原始數(shù)據(jù)，僅僅依靠片內(nèi)RAM的存儲(chǔ)空間遠(yuǎn)遠(yuǎn)不能達(dá)到設(shè)計(jì)要求，因此需要外部擴(kuò)展存儲(chǔ)空間來實(shí)現(xiàn)對(duì)擊錘參數(shù)物理量的采集，因此，選用一個(gè)容量合適，高速的數(shù)據(jù)存儲(chǔ)器成為本設(shè)計(jì)的關(guān)鍵部分，外擴(kuò)存儲(chǔ)器的選擇主要考慮的因素如下：存儲(chǔ)容量、存儲(chǔ)速度、價(jià)格和功耗等存儲(chǔ)容量的大小決定了本系統(tǒng)所能容納的數(shù)據(jù)信息量的多少[19]；存儲(chǔ)器的寫入速度需要與FPGA內(nèi)部邏輯的時(shí)鐘同步進(jìn)行；其寫入時(shí)間指的是數(shù)據(jù)從接受到穩(wěn)定的地址信號(hào)線到整個(gè)時(shí)序完成的時(shí)間段[19]，存儲(chǔ)器的價(jià)格取決于本身和其內(nèi)嵌入的單獨(dú)電路，這兩個(gè)方面影響存儲(chǔ)器的價(jià)格，SRAM選用IS61LV51216，它是ISSI公司的SRAM芯片，該芯片是512K16bit的高速CMOS靜態(tài)存儲(chǔ)器，其寫速度為8ns~12ns之間，支持8位或者16位的數(shù)據(jù)讀寫，方便切換， 。邏輯級(jí)FPGA器件是一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成，其中包括三種可編程單元[16]，這三種可編程邏輯單元是可編程邏輯單元LE(logic element)、可編程輸入/輸出單元IOE(I/O element)和可編程互聯(lián)資源。第三章主要介紹了基于FPGA的對(duì)擊錘打擊力能測(cè)量?jī)x的硬件外圍設(shè)計(jì)，并對(duì)硬件設(shè)備各個(gè)部分作了詳細(xì)介紹，根據(jù)設(shè)計(jì)要求，對(duì)各部分硬件進(jìn)行選型，應(yīng)用電路設(shè)計(jì)，完成工作有采集模塊接口、數(shù)據(jù)存儲(chǔ)接口、數(shù)據(jù)通信接口、命令通信接口等，最終搭建實(shí)現(xiàn)完整的采集存儲(chǔ)系統(tǒng)外圍硬件電路。針對(duì)傳統(tǒng)的測(cè)量測(cè)試方法中需要在現(xiàn)場(chǎng)布置大量的儀器設(shè)備、無法滿足連續(xù)生產(chǎn)過程的測(cè)試要求[4]。核心部件頻繁被破壞，高昂的代價(jià)，漫長(zhǎng)的加工周期已經(jīng)已經(jīng)成為困擾生產(chǎn)部門的一大難題[3]。本論文的內(nèi)容和章節(jié)安排如下：第一章為緒論部分，詳細(xì)介紹了對(duì)擊模鍛錘的發(fā)展以及國(guó)內(nèi)外液壓鍛錘以及對(duì)擊錘發(fā)展的水平以及其自動(dòng)化水平[9]，通過對(duì)比國(guó)內(nèi)大噸位鍛錘的發(fā)展以及國(guó)外各鍛造行業(yè)的生產(chǎn)水平，分析世界各國(guó)鍛造工業(yè)所遇到的瓶頸[10]，提出本課題的研究規(guī)劃方案以及實(shí)驗(yàn)研究的基礎(chǔ)，對(duì)630KJ對(duì)擊錘進(jìn)行系統(tǒng)結(jié)構(gòu)評(píng)估，最后列舉本研究課題開展的核心意義以及實(shí)驗(yàn)研究的方向，并加以實(shí)施，通過以微處理器為控制核心， 采用AD采集、編碼器計(jì)數(shù)原理和SRAM存儲(chǔ)及USB通信技術(shù)，利用EDA軟件QuartusII為編譯環(huán)境進(jìn)行邏輯電路設(shè)計(jì)、綜合編譯，對(duì)整體對(duì)擊錘力能參數(shù)測(cè)量系統(tǒng)進(jìn)行準(zhǔn)確控制，使得整體系統(tǒng)達(dá)到理想的測(cè)量效果，最終實(shí)現(xiàn)高速、準(zhǔn)確的實(shí)驗(yàn)效果。 模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)化，成為數(shù)字信號(hào)，數(shù)字信號(hào)僅有0和1的區(qū)分，與模擬信號(hào)相比其高電平對(duì)應(yīng)為0，低電平對(duì)應(yīng)為1，因此容易辨別，所以，在對(duì)信號(hào)進(jìn)行分析之前，首先將其轉(zhuǎn)化為數(shù)字信號(hào)。它利用晶體管來存儲(chǔ)數(shù)據(jù)。 位移傳感器的工作原理通過對(duì)對(duì)擊錘工作原理的學(xué)習(xí)與對(duì)擊錘測(cè)量環(huán)境的研究，決定將系統(tǒng)分成三部分來研究實(shí)現(xiàn)測(cè)量目的。SRAM數(shù)據(jù)存儲(chǔ)功能：采集完畢后，進(jìn)入到系統(tǒng)的存儲(chǔ)階段，將AD轉(zhuǎn)換的參數(shù)數(shù)據(jù)存入SRAM中，完成存儲(chǔ)數(shù)據(jù)的作用。 USB接口的固件燒寫由于需要配置芯片工作方式，因此需要安裝相關(guān)固件燒寫軟件， USB驅(qū)動(dòng)安裝安裝驅(qū)動(dòng)之后，選擇68013A固件進(jìn)行配置。由于是高速采集版圖設(shè)計(jì)，因此各個(gè)信號(hào)線之間不能過長(zhǎng)，否則可能導(dǎo)致信號(hào)完整性的缺失或其中夾雜著很多噪聲干擾，也可能影響系統(tǒng)的采集時(shí)間，增加系統(tǒng)的延時(shí)，如果PCB布局過于狹窄，可能導(dǎo)致在焊接時(shí)難以下手，同時(shí)導(dǎo)致整體的散熱性能減小，降低硬件電路的使用壽命，增加布線難度，走線與走線的距離太近造成相互之間的串?dāng)_，嚴(yán)重情況下致使硬件電路板設(shè)計(jì)失敗，因此，在PCB設(shè)計(jì)時(shí)需要對(duì)電路板的大小，功能，進(jìn)行合理的分配。由動(dòng)量守恒有 （）其中VC為打擊過程中上下錘頭系統(tǒng)的重心速度。由于本系統(tǒng)需要的IO資源較多，并且邏輯資源并不多因此選用EP1C12Q240C8N芯片作為主板的控制核心，其內(nèi)部還有2910到20060個(gè)邏輯單元，支持串行配置，IO端口電平支持LVTTL、LVCOMS等電平標(biāo)準(zhǔn)，最高IO口電平速度可以達(dá)到640Mbps。在FPGA中，可以任意設(shè)置IO端口作為串口使用，本模塊功能是將并行輸入的 8位數(shù)據(jù)在數(shù)據(jù)已好信號(hào)有效時(shí)，通過串口串行發(fā)送。結(jié)合仿真結(jié)果，驗(yàn)證了該邏輯可以完成相應(yīng)的數(shù)據(jù)存儲(chǔ)功能。 end本模塊仿真選用自帶仿真軟件vector waveform file進(jìn)行功能仿真，（a）所示為反轉(zhuǎn)仿真圖。b0。電路板上電后，檢查各個(gè)電源電壓是否正常，然后編寫各個(gè)模塊的測(cè)試程序，驗(yàn)證各個(gè)器件工作是否正常，本設(shè)計(jì)調(diào)試中，編寫流水燈程序時(shí)，下載程序后，無法實(shí)現(xiàn)流水燈，檢查發(fā)現(xiàn)是貼片晶振外殼與電源斷路，使晶振無法起振，加入電壓信號(hào)，采集存儲(chǔ)測(cè)試信號(hào)輸出端時(shí)候符合對(duì)擊錘參數(shù)的設(shè)計(jì)指標(biāo)，由于加速度信號(hào)時(shí)交流信號(hào)，需要對(duì)AD采集模塊進(jìn)行外圍電路調(diào)整，調(diào)整參考電壓，測(cè)量加速度傳感器在AD采集后的變化量是否正常，分析信號(hào)的幅度、頻率參數(shù)是否達(dá)標(biāo)，由于FPGA并行執(zhí)行的特點(diǎn)，無法進(jìn)行斷電調(diào)試，因此，本課題采用分級(jí)，組合的調(diào)試方式，編寫測(cè)試代碼，完成系統(tǒng)各個(gè)部分的硬件調(diào)試，在反復(fù)多次調(diào)試后，確認(rèn)系統(tǒng)工作正常，準(zhǔn)備對(duì)完整系統(tǒng)進(jìn)行下一步調(diào)試分析。本章中介紹了參數(shù)采集設(shè)備的調(diào)試和現(xiàn)場(chǎng)采集過程，并根據(jù)物理學(xué)推算的力能數(shù)學(xué)模型與采集參數(shù)之間的關(guān)系，計(jì)算出實(shí)測(cè)的最大打擊力，打擊能量與公稱標(biāo)準(zhǔn)之間的誤差，確認(rèn)此方案的可行性，并加以實(shí)施。以及FPGA外圍核心電路，包括復(fù)位、配置、時(shí)鐘模塊，使整個(gè)系統(tǒng)能夠正常運(yùn)行。 邏輯分析儀信號(hào)檢測(cè)圖將完成系統(tǒng)邏輯設(shè)計(jì)編譯后，配置STP文件，在軟件中顯示被測(cè)信號(hào)的波形，將其余上一章時(shí)序仿真與實(shí)際波形作對(duì)比，比較是否符合對(duì)擊錘打擊過程的技術(shù)要求，在對(duì)各信號(hào)進(jìn)行檢測(cè)后，將下載配置設(shè)置為AS模式，將程序固化到片外配置芯片EPCS4中，[59]。 usbctr測(cè)試數(shù)據(jù)圖可以觀察到數(shù)據(jù)有效的從SRAM寫入U(xiǎn)SB芯片的FIFO，再從USB總線上傳到上位機(jī)軟件。amp。amp。三路使能信號(hào)在觸發(fā)后，按照狀態(tài)機(jī)循環(huán)使能，執(zhí)行狀態(tài)機(jī)，使數(shù)據(jù)分時(shí)寫入SRAM中，低電平持續(xù)一個(gè)端的低電平，目的是為了增加數(shù)據(jù)的可靠性。 觸發(fā)模塊頂層模塊圖其工作流程仿真過程如圖所示： 觸發(fā)模塊頂層模塊圖，霍爾傳感器觸發(fā)信號(hào)Pulse_IN與繼電器Check_Relay檢測(cè)信號(hào)保持高電平1，繼電器控制信號(hào)RLY_CTL=1與觸發(fā)信號(hào)Pulse_OUT=0；， 握手信號(hào)RS485_rec回復(fù) ASCII碼A作為回復(fù)命令，此時(shí)繼電器控制信號(hào)RLY_CTL=0與觸發(fā)信號(hào)依然為Pulse_OUT=0； 觸發(fā)模塊頂層模塊圖，Pulse_IN=1與繼電器Check_Relay=0，觸發(fā)信號(hào)Pulse_OUT由低電平變?yōu)楦唠娖接|發(fā)后啟動(dòng)采集。在開發(fā)之前，首先需要了解開發(fā)環(huán)境的六大設(shè)計(jì)流程，首先建立文件夾創(chuàng)建工程，其次設(shè)計(jì)輸入，編寫代碼，單線程編譯，綜合編譯，第三，仿真驗(yàn)證，第四，下載調(diào)試， QuartusⅡ一般設(shè)計(jì)流程 Modelsim仿真介紹對(duì)擊錘打擊過程極短，如何在短時(shí)間內(nèi)采集到準(zhǔn)確的數(shù)據(jù)，對(duì)時(shí)序的分析是第一步，由于quartusII軟件中自帶仿真器編譯復(fù)雜，設(shè)置相對(duì)繁瑣，modelsim是目前最好的一款硬件描述語言仿真軟件，可以在quartusII中直接生成仿真激勵(lì)模板，調(diào)用modelsim進(jìn)行仿真，它采用TCL/TK技術(shù)和單一內(nèi)核仿真技術(shù)，能夠直接優(yōu)化和編譯，仿真速度快，編譯的代碼與平臺(tái)無關(guān)，仿真界面直觀易懂，易于上手，是FPGA設(shè)計(jì)仿真階段的第一選擇。對(duì)擊錘在打擊瞬間具有的能量為 （） 其中打擊瞬間打擊能量； 、上、下錘頭質(zhì)量； 、上、下錘頭打擊瞬間速度。 在布局FPGA中，由于系統(tǒng)對(duì)信號(hào)的穩(wěn)定性及精度要求高，因此，為了得到穩(wěn)定的直流電源，在FPGA芯片周圍需要用大量電容進(jìn)行去耦，并且將兩種配置接口排布在其周圍，如果距離過遠(yuǎn)，阻抗增大，有可能導(dǎo)致驅(qū)動(dòng)力不夠，使程序無法載入。 IMP811T系統(tǒng)復(fù)位電路圖 FPGA時(shí)鐘電路FPGA最小系統(tǒng)電路的時(shí)鐘采用48Mhz，為整個(gè)硬件電路提供驅(qū)動(dòng)時(shí)鐘，一個(gè)可靠的時(shí)鐘是非常重要的，在晶振的第3引腳上拉一個(gè)33歐的電阻，其目的是為了避免反射波疊加引發(fā)的干擾現(xiàn)象，由于電阻與輸入電容的共同作用，晶振產(chǎn)生的方波轉(zhuǎn)換為近似正弦波，形成RC積分平滑電路，如果缺少這個(gè)電阻，晶振將可能引起諧波干擾，加上電阻，即使信號(hào)的完整性受到一定的干擾，但是晶振信號(hào)時(shí)需要后期放大整形才作為時(shí)鐘信號(hào)，所以，其影響不大，其電阻的阻值取決于輸入等效電容，有源晶振的輸出阻抗和輸入阻抗等因素，有源晶振將供采集模塊的分頻時(shí)鐘和USB芯片的外部時(shí)鐘。在AD采集硬件電路設(shè)計(jì)完成后，需要對(duì)存儲(chǔ)電路進(jìn)行分析與設(shè)計(jì)，首先FPGA內(nèi)部具有存儲(chǔ)器資源，但受到課題存儲(chǔ)程度的要求，需要外擴(kuò)大容量高速異步存儲(chǔ)器才足以完成課題要求[31]，課題選用IS61LV51216高速異步存儲(chǔ)器SRAM作為對(duì)擊錘力能參數(shù)采集的存儲(chǔ)芯片，其存儲(chǔ)容量為512Kbyte，16位數(shù)據(jù)總線，18位地址總線，由于AD采樣時(shí)間為1us，鑒于FPGA片內(nèi)邏輯電路并行執(zhí)行的特點(diǎn)，兩路AD并行進(jìn)行數(shù)據(jù)采集，將上下錘頭的運(yùn)動(dòng)物理量加速度分別存儲(chǔ)到相應(yīng)的SRAM中，同時(shí)將數(shù)據(jù)寫滿，由于FPGA引腳資源有限，將三片SRAM芯片的數(shù)據(jù)總線與地址總線進(jìn)行服用，通過片選信號(hào)將其分開，通過這種硬件處理，大大節(jié)省了硬件資源，同時(shí)減少了PCB布線的難度，同時(shí)提高了系統(tǒng)的穩(wěn)定性，實(shí)現(xiàn)多片級(jí)聯(lián)，從而實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)功能，達(dá)到高速存儲(chǔ)，同步的技術(shù)指標(biāo)。硬件電路的控總控制器選用FPGA芯片EP1C12Q240C8，它是Altera公司生產(chǎn)的Cyclone系列[28]，引腳資源豐富，非常適用于本課題中，在QuartusII的編譯環(huán)境下，編譯AD數(shù)據(jù)采集邏輯，數(shù)據(jù)SRAM數(shù)據(jù)讀寫邏輯與USB控制FIFO緩沖邏輯[39]，在內(nèi)嵌邏輯分析儀SignalTap下進(jìn)行邏輯驗(yàn)證，最終在硬件電路板上實(shí)現(xiàn)全部功能[40]。 位移采集原理位移采集實(shí)際上利用編碼器