【正文】 mobile businessmen are to build or in the wider system than the third one (named 4G) that the large equipments researching businessmen have been researching. The concept of CDMA may be interpreted as the simulation that base on frequency spreading and the multiply address access project. Its reverse channel is posed of access channel and traffic channel. The access channel is used for brief information exchanging 、 providing the source about the calling、 the call responding 、 the instruction and the enrollment. The channel code of CDMA munication system is realized in the design. First, the process of connect channel will be familiar。首先，通過學(xué)習(xí)相應(yīng)的理論知識(shí)，熟悉接入信道實(shí)現(xiàn)的過程，對(duì)每一步的原理有了較深的理解 ； 然后 ， 用ALTERA 的 MAX+ PLUS II 系統(tǒng)來開發(fā)，它具有強(qiáng)大的功能，支持原理圖、硬件描述語言 (VHDL,AHDL, verilogHDL） 等多種輸入方式。 2 在通信速度方面， CDMA 正朝著提供寬帶化的方向努力。由于定位技術(shù)可廣泛地應(yīng)用于軍事和民用部門，如導(dǎo)航、測(cè)量、急救、車輛調(diào)度、防盜 3 防劫、城 市規(guī)劃、城市導(dǎo)游等各個(gè)方面。而以前的數(shù)字硬件，如 DSP將無法承擔(dān) CDMA發(fā)展的重任。 仙農(nóng)第二編碼定理證明，用任意接近信道容量 C 的傳輸速率 R 傳送并且傳輸?shù)牟铄e(cuò)率可以任意小的編碼方法是存在的 。在 數(shù) 據(jù) 塊 的末尾添加 r 個(gè) 0， 數(shù) 據(jù) 塊 的 長(zhǎng) 度增加到 m+r 位， 對(duì)應(yīng) 的二 進(jìn) 制多 項(xiàng) 式 為? ?rxt x 。 G = (23) 其中： gi為 b 中第 i個(gè)輸入 ui的系數(shù)矩陣。 4） FPGA是 ASIC 電路中設(shè)計(jì)周期最短 、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風(fēng)格與句法是 十分類似于一般的 12 計(jì)算機(jī)高級(jí)語言。 圖 4 2 所示即 為實(shí)現(xiàn) CRCN 編碼的 流程 圖 。 符號(hào)重復(fù) 符號(hào)重復(fù)的目的是使速率可變的信道一幀數(shù)據(jù)的長(zhǎng)度與后面交織器的交織長(zhǎng)度保持一致，該交織器的長(zhǎng)度是與同一速率組中最高速率的信道傳輸一幀的長(zhǎng)度相一致的。在本課題中卻不考慮，這樣無法充分顯示 CDMA通訊系統(tǒng)的優(yōu)越性。 CRC 序列的計(jì)算如下： reg1=0 //初始化寄存器 repeat reg2 = nexbit xor reg1（ 3） 。 25 Signal crc_next : std_logic。 ★★★★★★★★★★★★★★★★★★★★★★★★★★★★★★ Library ieee。 ram_select,ram_read_ena。 ram_read_delay_one:ponent lpm_ff generic map(lpm_width=1) popr map(data(0)=ram_select,clock=clk,q(0)=ram_read_delay1)。 end process data_input_select: 27 wr_addr_A_mine。 wr_addr_a,rd_addr_a。 end if。 initialize : in std_logic。 衷心感謝 她 給予我的關(guān)心和指導(dǎo)，感謝我的同學(xué)在畢業(yè)設(shè)計(jì)中給予我的幫助。我認(rèn)為只有將整個(gè) CDMA數(shù)字基帶試驗(yàn)系統(tǒng)全部用 VHDL語言 實(shí)現(xiàn)后才能真正確定以此來設(shè)計(jì) CDMA系統(tǒng)的正確性。 實(shí)現(xiàn)程序如下： if(j=’0’) then dataout=datain xor reg(1) xor reg(2) xor reg(3) xor reg(5) xor reg(7) xor reg(8)； // 先輸出 c0 j： =’1’； else if (j=’1’) then 18 dataout=datain xor reg(2) xor reg(3) xor reg(4) xor reg(8)； //后輸出 c1 reg:=reg(7 downto 1)amp。然后用 g(x)去除 4 ()xtx ，不用管 商是 聲 碼 器 握手控制 FIFO 輸出控制 加尾電路 幀 控制 加尾控制 輸出控制 卷積編碼 幀控制 CRC 校驗(yàn) 14 多少，只需要求得 余數(shù) y(x)。 系統(tǒng)級(jí)的應(yīng)用是 FPGA與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA版的計(jì)算機(jī)系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINIX等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如 圖像 接口）了這對(duì)于快速構(gòu)成 FPGA大型系統(tǒng)來講是很有幫助的。 FPGA工作原理 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 卷積碼的描述方式有多種：生成矩陣、生成多項(xiàng)式、 D變換，以及主要用于譯碼的樹圖、 trellis 圖和狀態(tài)轉(zhuǎn)移圖等。多 項(xiàng) 式乘除法 運(yùn) 算 過 程與普通代 數(shù) 多 項(xiàng) 式的乘除法相同；多 項(xiàng) 式的加 減 法 運(yùn) 算以 2 為 模 ， 加 減時(shí) 不 進(jìn) 、錯(cuò) 位 ， 和 邏輯 異或 運(yùn) 算一致，即以 2 為 模的加法和 減 法是等價(jià)的。接收端使用完全相同的偽隨機(jī)碼對(duì)接收到的信號(hào)作相關(guān)處理，把寬帶信號(hào)轉(zhuǎn)換成原始信息數(shù)據(jù)的窄帶信號(hào) (即解擴(kuò) )，以實(shí)現(xiàn)信息通信。面向集團(tuán)用戶可以提供虛擬局域網(wǎng)功能 (VPN)接入企業(yè)服務(wù)器、內(nèi)部電子郵件、多媒體會(huì)議、信息發(fā)布等業(yè)務(wù)。 首先，多媒體信息服務(wù) (MMS)是對(duì)短信息服務(wù) (SMS)和圖片信息傳遞的進(jìn)一步發(fā)展，可即時(shí)實(shí)現(xiàn)端到端、終端到互聯(lián)網(wǎng)或互聯(lián)網(wǎng)到終端的傳送。因手機(jī)發(fā)射功率小，也減輕了大家所擔(dān)心的電波對(duì)人腦的危害， CDMA手機(jī)可稱是“綠色手機(jī)”。 CDMA概念可以簡(jiǎn)單地解釋為基于擴(kuò)頻通信的調(diào)制和多址接入方案。 Channel coding。 CDMA 業(yè)務(wù)能力不斷提高 ， CDMA 網(wǎng)絡(luò)具有豐富的業(yè)務(wù)功能，可同時(shí)提供多種業(yè)務(wù)服務(wù)，包括高速互聯(lián)網(wǎng)訪問、移動(dòng)電子商務(wù)、定位業(yè)務(wù)、交互式游戲、遠(yuǎn)程教育、遠(yuǎn)程辦公、醫(yī)療會(huì)診、高速文件傳送、多聲道和多話音 (可視 )會(huì)議電話、視頻點(diǎn)播等移動(dòng)多媒體業(yè)務(wù)與寬帶數(shù)據(jù)業(yè)務(wù)。移動(dòng)電子商務(wù)可能是最主要最有潛力的應(yīng)用。本課題正是基于以上現(xiàn)狀提出的，有著重要的意義。 差 錯(cuò)控 制 編碼的 基本思想是： 發(fā) 送端在 傳輸 的信息 碼 元序列中附加一些冗余的 監(jiān)督碼 元（校 驗(yàn)碼 ）， 這些監(jiān)督碼和 信息 碼之間 按 編碼規(guī)則 形成一定 的關(guān) 系，接收端 則 通 過檢 查 這 種 關(guān) 系 來發(fā)現(xiàn)或糾 正可能 產(chǎn) 生 的誤碼 。 卷積 編 碼 卷積碼是分組的，但它的監(jiān)督元不僅與本組的信息元有關(guān)，還與前若干組的信息有關(guān)。這樣， n0 個(gè)連續(xù)編碼比特在讀出串行序列中被（ i1）個(gè)比特相同成為離散編碼比特分布。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 圖 4 1 實(shí)現(xiàn)原理模型圖 用 VHDL來實(shí)現(xiàn) CRC編碼 由于 CRC 的 編碼過 程基本一致，只有位 數(shù) 和生成多 項(xiàng) 式不一 樣 ，因此 為 了敘 述 簡(jiǎn)單 ，用一 個(gè) CRC4 編碼的 例子 來說 明 CRC 的 編碼過 程。約束長(zhǎng)度為 編碼速率為 1/2 的卷積碼的生成函數(shù)為 g0=753(八進(jìn)制 )和g1=561(八進(jìn)制 )，該卷積碼編碼器的結(jié)構(gòu)圖如 圖 44 所示： D1D2D3D4D5D6D7D8信 息 比特 輸 入g0g1c1c0序 列輸 出 圖 4 4 R＝ 1/2 的卷積編碼器 經(jīng)過編碼的符號(hào)從 c0與 c1輸出，先輸出 c0后輸出 c1。 對(duì) DS 方式下的 FBCCH、 FCACH、 FCCCH 和前向業(yè)務(wù)信道（ RC3～ RC9）： 當(dāng) i 為偶數(shù)時(shí) 2 ( m od ) ( / )22mimiiA J B R O J???? ?? (48) 20 當(dāng) i 為奇數(shù)時(shí) ( 1 ) ( 1 )2 m o d22mimi iA N J B R O N J??? ? ? ? ? ??? ??? ? ? ?? ? ? ????? ?????? ???? ?? (49) 以上公式中的參數(shù) m 和 J 由下表 ，這些參數(shù)是規(guī)定好的，我們應(yīng)用時(shí)只需查閱即可。 23 致 謝 大學(xué)生活即將結(jié)束， 在此，我要感謝所有曾經(jīng)教導(dǎo)過我的老師和關(guān)心過我的同學(xué)，感謝 金素梅 老師在畢業(yè)設(shè)計(jì)中抽出時(shí)間給我講解設(shè)計(jì)思想，幫我理清思路。 Entity can_vhdl_crc is port （ clk : in std_logic。 else crc_xhdl1 = crc_tmp 。 entity gsm_vhdl is generic(intl_length:positive:=456)。 data_input_select:process(ran_select,data_in) begin if ram_select=’0’then intlv_data_A=data_in: intlv_data_B=’0’。 ram_b:ponent lpm_ram_dp generic map(lpm_width==9) port map(data(0)=intlv_data_b, rdaddress=rd_addr_a,wraddress=wr_addr_a, rdclock=clk,wrclock=clk, rden=not ram_read_ena,wren=ram_select, q(0)=ram_out_b)。buffer std_logic)。 Use 。 begin crc = crc_xhdl1。 if reg2 then reg1（ 3： 0） = reg1（ 3： 0） exor （ 4599H） 。由此可見，本課題的研究是不完整的。 符號(hào)刪除 符號(hào)刪除的目的是使得速率可變的信道 所傳輸 一 幀的數(shù)據(jù)在進(jìn)入交織前與交織器長(zhǎng)度達(dá)到 一致，它的作用與符號(hào)重復(fù)是類似的。 是 否 否 否 reg1 清零 reg2 置數(shù) 數(shù)據(jù)是否 輸 入 完畢 reg1 首位是 否為“ 1” reg1=reg1 xor reg2 reg1 左移一位，讀入一個(gè)新的數(shù)據(jù) reg1 首位是 否為“ 1” reg1=reg1 xor reg2 reg1 左移一位，讀入一個(gè) “ 0” 是 否 已 讀 入（ N+!）個(gè) “ 0” reg1 中前 N 位即為所求CRC 碼 輸出 否 16 圖 4 3 CRC4 編碼仿真波 形圖 在 CDMA2020 中用到了六種 CRC 生成多項(xiàng)式： 16 bit CRC