【正文】 碼 ...............................................................13 CRC4 編碼算法 .......................................................................13 用 VHDL 實(shí)現(xiàn) CRCN 編碼的流程描述 ..................................14 CRC4 編碼仿真波形 ...............................................................15 尾比特添加 .........................................................................................16 卷積編碼實(shí)現(xiàn) .....................................................................................17 符號(hào)重復(fù) .............................................................................................19 符號(hào)刪除 .............................................................................................19 塊交織 ................................................................................................19 方案所達(dá)到的效果 ..............................................................................21 II 5 結(jié)論 ..............................................................................................................22 致 謝 ..............................................................................................................23 附 錄 ..............................................................................................................24 參考文獻(xiàn) ..............................................................................................................28 1 CDMA數(shù)字移動(dòng)通信系統(tǒng)信道編碼的實(shí)現(xiàn) 1 緒論 CDMA的 發(fā)展 背景 1989 年， CDMA 發(fā)源于美國，最初的設(shè)計(jì)構(gòu)想是為美國蜂窩電話運(yùn)營商提供大容量和高質(zhì)量的無線通信方案，由于其新穎的特點(diǎn)、優(yōu)異的性能， CDMA一出世馬上就受到通信科研、工業(yè)、運(yùn)營等方面的專家所注意，目前，該技術(shù)是最先進(jìn)的數(shù)字通信技術(shù)之一。 CDMA的 現(xiàn)狀及未來的預(yù)測 隨著網(wǎng)絡(luò)的全面覆蓋以及用戶數(shù)的迅猛增長，移動(dòng)通信發(fā)展的方向已經(jīng)越來越清晰，即為全球漫游、高頻譜利用率 (解決全世界存在的系統(tǒng)容量問題 )、低價(jià)格 (設(shè)備和服務(wù) )以及滿足通信個(gè) 性 化的要求。在網(wǎng)絡(luò)頻譜方面，要想使未來 CDMA通信達(dá)到更高的傳輸速度，必須使未來 CDMA網(wǎng)絡(luò)在通信帶寬上比現(xiàn)有 CDMA網(wǎng)絡(luò)的帶寬高出許多。在 CDMA 演進(jìn)的過程中，運(yùn)營商希望未來CDMA通信系統(tǒng)應(yīng)當(dāng)具備全球漫游、接口開放、能跟多種網(wǎng)絡(luò)互聯(lián)、終端多樣化以及能從現(xiàn)有 CDMA 平穩(wěn)過渡等特點(diǎn)。目前第三代移動(dòng)通信的市場定位多基于移動(dòng)多媒體業(yè)務(wù)，其成功的關(guān)鍵在于它提供個(gè)性化多媒體業(yè)務(wù)的能力。這種服務(wù)方式為可能使用MMS 來提供信息的各種應(yīng)用類型和企業(yè) (如廣告商 )開辟了令它們感興趣的空間。 CDMA提供的移動(dòng)定位服務(wù)可包括：緊急救援、車隊(duì)管理、汽車救援、貨物跟蹤、物流管理、基于位置信息的廣告、選擇性的大眾廣播、與位置信息相關(guān)的收費(fèi)。在可視電話開展的同時(shí)，運(yùn)營商也可開展會(huì)議電視業(yè)務(wù)。股票交易、移動(dòng)辦公室、銀行業(yè)務(wù)、網(wǎng)上購物、機(jī)票及酒店的預(yù)訂、旅游及行程和路線安排、電子與交互式游戲、電子雜志分銷、點(diǎn)播 音頻及視頻業(yè)務(wù)訂購等，可能是移動(dòng)電子商務(wù)中最先開展的應(yīng)用。 本課題的提出與意義 就目前而言， CDMA技術(shù)正逐漸向新一代的通信標(biāo)準(zhǔn) 3G過渡。它的功能將完全可以滿足 CDMA硬件設(shè)計(jì)的要求。 MAX+PLUS II正是其中的佼佼者。 5 2 CDMA系統(tǒng)信道編碼原理 CDMA系統(tǒng)原理 CDMA是在擴(kuò)頻通信的基礎(chǔ)上發(fā)展起來的。 信息與通信系統(tǒng)中的編碼有 4 種形式：信源編碼、信道編碼、密碼編碼和多址編碼。 CDMA 系統(tǒng)的信道編碼原理及其框圖 ： 數(shù)字通信中經(jīng)常用信道編碼來提高數(shù)據(jù)傳輸?shù)目煽啃裕?CDMA 系統(tǒng)中，進(jìn)入信道編碼的數(shù)據(jù)是由聲碼器產(chǎn)生的以 20 ms 為一幀的速率可變的數(shù)字語音信號(hào)，它的速度分為 8 600 bps（全速率）、 4000 bps（半速率）、 2 000 bps（ 1/4 速率）、 800 bps（ 1/8 速率），分別對(duì)應(yīng)每幀 17 80、 16 bit。整個(gè)過程如 圖 2 1所示。循 環(huán) 冗余校 驗(yàn) CRC（ Cyclic Redundancy Check）是一種高效、可靠的差錯(cuò)控制方法，其 編碼簡單 、 糾錯(cuò) 能力 強(qiáng)且誤判 概率很低，所以在 工業(yè)測 控及通信系 統(tǒng) 中得到了 廣泛 的 應(yīng)用。 圖 2 2 添加了 CRC 的數(shù)據(jù)結(jié)構(gòu)圖 CRC 編碼 算法 采用 CRC 校 驗(yàn)時(shí)，發(fā) 送方和接收方使用同一 個(gè) 生成多 項(xiàng) 式 g(x)(生成多 項(xiàng) 式是 標(biāo) 準(zhǔn)化的 ,我們 可以根據(jù)具體需要自行 選擇 )， 將 最后的 余數(shù) 作 為 CRC 校 驗(yàn)碼 。此二 進(jìn) 制多 項(xiàng) 式 y(x)就是 t(x)經(jīng)過 生成多 項(xiàng) 式 g(x)的 CRC 校 驗(yàn)碼 多 項(xiàng) 式 。 （ 4）接收方校 驗(yàn)時(shí) ，以 計(jì) 算的校正 結(jié) 果是否 為 0 為 根據(jù)，判 斷資 料是否出錯(cuò) 。這種碼的糾錯(cuò)能力強(qiáng)，不僅可糾正隨機(jī)差錯(cuò)，而且可糾正突發(fā)差錯(cuò)。這也就導(dǎo)致了卷積 碼在編碼上的輸出是有頭無尾的，即每個(gè)信息段的輸出都是無窮的。卷積編碼器的一般形式如圖 23 所示，它包括：一個(gè)由 N 段組成的輸入移位寄 存器，每段有 k 級(jí)，共 Nk 個(gè)寄存器；一組 n個(gè)模 2 和相加器；一個(gè)由 n級(jí)組成的輸出移位寄存器，對(duì)應(yīng)于每段 k個(gè)比特的輸入序列，輸出 n個(gè)比特。為了解決成串的比特差錯(cuò)問題，采用了交織技術(shù)：把一條消息中的相繼比特分散開的方法，即一條信息中的相繼比特以飛相繼方式發(fā)送，這樣即使在傳輸過程中發(fā)生了成串差錯(cuò)，恢復(fù)成一條相繼比特串的消息時(shí)，差錯(cuò)也就變成單個(gè)（或者長度很短）的錯(cuò)誤比特，這是再用信道再用糾正隨機(jī)差錯(cuò)的編碼技術(shù)（ FEC）消除隨機(jī)差錯(cuò)。 1 2 ? k 1 2 ? k 1 2 ? k 1 2 ? n 10 3 FPGA原理 FPGA 是英文 Field－ Programmable Gate Array的縮寫，即 現(xiàn)場可編程門陣列 ，它是在 PAL、 GAL、 CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 可以說， FPGA芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能 夠反復(fù)使用 。因此，F(xiàn)PGA 的使用非常靈活。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。（也叫后仿真） ； ：確 認(rèn)仿真無誤后，將文件下載到芯片中 。 CRC4編碼 算 法 設(shè)待發(fā) 送的信息 t(x)為 12 位的二 進(jìn) 制 數(shù) 據(jù) 100100011100； CRC4 的生成多項(xiàng) 式 為 g(x)= 4 1xx??， 對(duì)應(yīng) 序列 為 10011。 用 VHDL 實(shí)現(xiàn) CRCN編碼的 流程描述 從 上面表中可以看出， CRC 編碼實(shí)際 上是一 個(gè) 循 環(huán) 移位的模 2 運(yùn) 算。仿真 結(jié) 果與 理論結(jié) 果一致表明 該 算法和程序是正確的。然而隨著約束長度的增加，解碼器的復(fù)雜性也增加。其中 c0為信息比特輸入與 D D D D D D8相異或的結(jié)果； c1為信息比特輸入與 D D DD8 相異或的結(jié)果。 c0為信息比特輸入與 DD D D D D8相異或的結(jié)果； c1為信息比特輸入與 D D D D D8相異或的結(jié)果； c2 為信息比特輸入與 D D D D8 相異或的結(jié)果； c3為信息比特輸入與 D D D D D8相異或的結(jié)果。 符號(hào)重復(fù)可通過選用速率為卷積編碼器時(shí)鐘速率相應(yīng)整數(shù)倍的時(shí)鐘讀取數(shù)據(jù)來實(shí)現(xiàn)。 塊交織 交織是 重新 排列符號(hào)序列的過程，是可以獲得時(shí)間分集的重排過程。 表 交織參數(shù)表 交織器長度 m J 48 4 3 96 5 3 192 6 3 384 6 6 768 6 12 1,536 6 24 3,072 6 48 6,144 7 48 12,288 7 96 144 4 9 288 5 9 576 5 18 1,152 6 18 2,304 6 36 4,608 7 36 9,216 7 72 18,432 8 72 36,864 8 144 128 7 1 21 交織器生成的流程圖如下： 圖 4 6 交織實(shí)現(xiàn)流程圖 交織仿真圖 如下： 圖 4 7 交織仿真圖 方案所達(dá)到的效果 該方案用一個(gè) FPGA芯片實(shí)現(xiàn)了 CDMA系統(tǒng)的信道編碼，通過軟件仿真和硬件實(shí)現(xiàn)，各種參數(shù)和關(guān)鍵點(diǎn)的波形都和理論比較接近，達(dá)到了預(yù)期的效果。 2） 實(shí)現(xiàn)的技術(shù)太少。這也是 EDA設(shè)計(jì)的必須步驟。 畢業(yè)設(shè)計(jì)的完成，畢業(yè)論文的寫作對(duì)于我來說都是第一次，我從其中學(xué)到了很多，這個(gè)過程就是一個(gè)學(xué)習(xí)的過程。本論文是在金 老師的精心指導(dǎo)下完成的，無論是在 設(shè)計(jì)編程 階段還是在論文寫作過程中 金 老師都給予了我很大的支持與幫助。 24 附 錄 CRC 序列，可以使用一個(gè) 4 位移位寄存器 CRC_RG（ 3： 0）。 //寄存器左移一位 reg1（ 0） = 0。 Use 。 data : in std_logic。 End entity can_vhdl_crc。 Signal crc_xhdl1 : std_logic_vector（ 3 downto 0） 。 ‘0‘ 。 end if。 end process。 Use 。 use ,all。 poro(clk:in std_logic。 ram_select_t。intlv_out。 signal ram_out_a,ram_out_b。 ELSE intlv_data_A=’0’: intlv_data_B=data_in。 rd_addr_mine_A。 ram_a:po lpm_ran_dp generic map(lpm_width=1,lpm_widthad=9) port map(data(0)=intlv_data_a,rdaddress=rd_addr_a,wraddress=wr_addr_a,rdclock=clk,wrclock=clk,rden=ram_read_ena,wren=not ram_select, q(0)=ram_out_