【正文】 J 由下表 ，這些參數(shù)是規(guī)定好的，我們應用時只需查閱即可。同時也使得同一速率組中的信道傳輸在交織前達到速率匹配。約束長度為 編碼速率為 1/2 的卷積碼的生成函數(shù)為 g0=753(八進制 )和g1=561(八進制 )，該卷積碼編碼器的結(jié)構(gòu)圖如 圖 44 所示： D1D2D3D4D5D6D7D8信 息 比特 輸 入g0g1c1c0序 列輸 出 圖 4 4 R＝ 1/2 的卷積編碼器 經(jīng)過編碼的符號從 c0與 c1輸出，先輸出 c0后輸出 c1。 15 圖 4 2 CRCN 編碼流程 圖 CRC4編碼 仿真波形 (如圖 43)從輸 入端 datain 輸 入序列 為 100100011100； 輸 出端 dataout 輸 出1001000111001100，其中后四位 1100 即 為 CRC 校 驗碼 。 圖 4 1 實現(xiàn)原理模型圖 用 VHDL來實現(xiàn) CRC編碼 由于 CRC 的 編碼過 程基本一致，只有位 數(shù) 和生成多 項 式不一 樣 ，因此 為 了敘 述 簡單 ，用一 個 CRC4 編碼的 例子 來說 明 CRC 的 編碼過 程。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 5) FPGA采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。這樣， n0 個連續(xù)編碼比特在讀出串行序列中被（ i1）個比特相同成為離散編碼比特分布。 卷積編碼將輸入的 k 個信息比特編成 n個比特輸出，特別適合以串行形式進行傳輸，時延小。 卷積 編 碼 卷積碼是分組的，但它的監(jiān)督元不僅與本組的信息元有關，還與前若干組的信息有關。 （ 2）用生成多 項 式 ()gx去除 ? ?rxt x ，求得 余數(shù)為 r1 階 的二 進 制多 項 式()yx 。 差 錯控 制 編碼的 基本思想是： 發(fā) 送端在 傳輸 的信息 碼 元序列中附加一些冗余的 監(jiān)督碼 元（校 驗碼 ）， 這些監(jiān)督碼和 信息 碼之間 按 編碼規(guī)則 形成一定 的關 系，接收端 則 通 過檢 查 這 種 關 系 來發(fā)現(xiàn)或糾 正可能 產(chǎn) 生 的誤碼 。信道編碼的任務就是尋找這種編碼。本課題正是基于以上現(xiàn)狀提出的，有著重要的意義。 4 而 FPGA（ Field Programmable Gate Array） 是專用集成電路（ ASIC）中集成度最高的一種，用戶可對 FPGA內(nèi)部的邏輯模塊和 I/O模塊重新 配置，以實現(xiàn)用戶的邏輯。移動電子商務可能是最主要最有潛力的應用。同時，由于在第三代移動通信系統(tǒng)中，業(yè)務傳輸速率有較大提高，小區(qū)管理更加復雜，因此移動定位業(yè)務將會在第三代移動通信服務中占有重要位置。 CDMA 業(yè)務能力不斷提高 ， CDMA 網(wǎng)絡具有豐富的業(yè)務功能，可同時提供多種業(yè)務服務，包括高速互聯(lián)網(wǎng)訪問、移動電子商務、定位業(yè)務、交互式游戲、遠程教育、遠程辦公、醫(yī)療會診、高速文件傳送、多聲道和多話音 (可視 )會議電話、視頻點播等移動多媒體業(yè)務與寬帶數(shù)據(jù)業(yè)務。人們不斷研究CDMA的目的就是提高蜂窩電話和其他移動裝置無線訪問 Inter 的速率，未來CDMA的最主要的任務莫過于它具有更快的無線通信速度 。 Channel coding。用 FPGA來實現(xiàn)數(shù)字移動通信信道編碼，大大簡化了系統(tǒng)結(jié)構(gòu)。 CDMA概念可以簡單地解釋為基于擴頻通信的調(diào)制和多址接入方案。目的是通過畢業(yè) 設計工作熟悉現(xiàn)代無線通信系統(tǒng)的基本構(gòu)成與基本工作原理，重點掌握 CRC 校驗、卷 積編碼、塊交織 等相關編碼技術，并能將這些技術應用實際系統(tǒng)設計。因手機發(fā)射功率小，也減輕了大家所擔心的電波對人腦的危害， CDMA手機可稱是“綠色手機”。而且，未來 CDMA 手機在外觀上將有更驚人的突破，眼鏡、手表、化妝盒、旅游鞋都有可能成為 CDMA手機的外形。 首先，多媒體信息服務 (MMS)是對短信息服務 (SMS)和圖片信息傳遞的進一步發(fā)展，可即時實現(xiàn)端到端、終端到互聯(lián)網(wǎng)或互聯(lián)網(wǎng)到終端的傳送。隨著通信技術的不斷發(fā)展，人們對通信的需求將不再局限于單純的語音通信，不管語音通信的效果如何好，人們總是更傾向于面對面的交流。面向集團用戶可以提供虛擬局域網(wǎng)功能 (VPN)接入企業(yè)服務器、內(nèi)部電子郵件、多媒體會議、信息發(fā)布等業(yè)務。 VHDL的優(yōu)越性，成為現(xiàn)在硬件設計師的首選語言。接收端使用完全相同的偽隨機碼對接收到的信號作相關處理，把寬帶信號轉(zhuǎn)換成原始信息數(shù)據(jù)的窄帶信號 (即解擴 )，以實現(xiàn)信息通信。然后每 幀進行 一定 碼率 的卷積編碼。多 項 式乘除法 運 算 過 程與普通代 數(shù) 多 項 式的乘除法相同；多 項 式的加 減 法 運 算以 2 為 模 ， 加 減時 不 進 、錯 位 ， 和 邏輯 異或 運 算一致，即以 2 為 模的加法和 減 法是等價的。 用表 達式來 表示以上三 個 步 驟為 ： ( ) ( )()( ) ( )rx t x y xqxg x g x?? (21) 其中 ()qx 是商多 項 式， y(x)是 余數(shù) 多 項 式。 卷積碼的描述方式有多種：生成矩陣、生成多項式、 D變換，以及主要用于譯碼的樹圖、 trellis 圖和狀態(tài)轉(zhuǎn)移圖等。 ???????12101210??kkgggggggg? ? 9 一次輸入 Nk 級移位寄存器 k 個比特 信息 卷積碼輸出序列 圖 2 3 卷積編碼器的一般形式 交織技術 在陸地移動通信 這種變參信道上，持續(xù)較長的深衰落谷點會影響到相繼一串的比特，使比特差錯常常成串發(fā)生。 FPGA工作原理 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 系統(tǒng)級的應用是 FPGA與傳統(tǒng)的計算機技術結(jié)合，實現(xiàn)一種 FPGA版的計算機系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑 LINIX等系統(tǒng)這個系統(tǒng)也就支持各種標準外設和功能接口（如 圖像 接口）了這對于快速構(gòu)成 FPGA大型系統(tǒng)來講是很有幫助的。 FPGA 的 開發(fā) 流 程 ：用任何文本編輯器都可以進行，通常 VHDL文件保存為 .vhd 文件， Verilog 文件保存為 .v 文件 ； 能仿真 ：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真） ； ：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。然后用 g(x)去除 4 ()xtx ，不用管 商是 聲 碼 器 握手控制 FIFO 輸出控制 加尾電路 幀 控制 加尾控制 輸出控制 卷積編碼 幀控制 CRC 校驗 14 多少，只需要求得 余數(shù) y(x)。 17 卷積編碼實現(xiàn) 卷積 編 碼需要選擇約束長度和編碼效率。 實現(xiàn)程序如下： if(j=’0’) then dataout=datain xor reg(1) xor reg(2) xor reg(3) xor reg(5) xor reg(7) xor reg(8)； // 先輸出 c0 j： =’1’； else if (j=’1’) then 18 dataout=datain xor reg(2) xor reg(3) xor reg(4) xor reg(8)； //后輸出 c1 reg:=reg(7 downto 1)amp。符號刪除的刪除方式及刪除率在前面的信道特性中已 給出。我認為只有將整個 CDMA數(shù)字基帶試驗系統(tǒng)全部用 VHDL語言 實現(xiàn)后才能真正確定以此來設計 CDMA系統(tǒng)的正確性。 此外還有其他的一些不足，如代碼結(jié)構(gòu)有些不合理，擴展性不強，等等。 衷心感謝 她 給予我的關心和指導，感謝我的同學在畢業(yè)設計中給予我的幫助。 end if unit（ CRC 序列開始或者存在一個出錯狀態(tài)） 得到 CRC 序列為： 0101，發(fā)送 /接收數(shù)據(jù)場的最后一位后， CRC_RG 包含CRC 序列， CRC 序列后面是 CRC 界定符，它只包含一個隱位（高電平） 1。 initialize : in std_logic。 crc_next = data xor crc_xhdl1（ 3） 。 end if。 Use 。 wr_addr_a,rd_addr_a。 end entity gsm_vhdl。 end process data_input_select: 27 wr_addr_A_mine。 intlv_out=ram_out_a when ram_read_ena=’1’else ram_out_b。 ram_read_delay_one:ponent lpm_ff generic map(lpm_width=1) popr map(data(0)=ram_select,clock=clk,q(0)=ram_read_delay1)。 ram_select_mine:ponent lpm_counter generic map(lpmwidth=10,lpm_repre_sentation=”unsigned”) popt map(data=ram_select_t,datab=”0111001000”ageb=ram_select)。 ram_select,ram_read_ena。 use 。 ★★★★★★★★★★★★★★★★★★★★★★★★★★★★★★ Library ieee。 else if （ enable = ‘1‘） then then if （ crc_next = ‘1‘） then crc_xhdl1 = crc_tmp xor 1001。 25 Signal crc_next : std_logic。 Use 。 CRC 序列的計算如下： reg1=0 //初始化寄存器 repeat reg2 = nexbit xor reg1（ 3） 。我將鼓足勇氣，在自己的專業(yè)這條道路上走得更遠。在本課題中卻不考慮，這樣無法充分顯示 CDMA通訊系統(tǒng)的優(yōu)越性。 對 DS 方式下的 FSYNCH、 FPCH和前向業(yè)務信道（ RC1 和 RC2）： 2 ( m o d ) ( / )mimA i J B R O i J?? ???? (47) 式中， iA 表示被讀出符號的地址； 0 ~ 1iN??， x????表示對 x向下取整； ()mBRO y 表示 y 的 m位比特反轉(zhuǎn)值。 符號重復 符號重復的目的是使速率可變的信道一幀數(shù)據(jù)的長度與后面交織器的交織長度保持一致，該交織器的長度是與同一速率組中最高速率的信道傳輸一幀的長度相一致的。 CDMA2020 1X前向鏈路信道采用的卷積編碼速率為 1/2與 1/4。 圖 4 2 所示即 為實現(xiàn) CRCN 編碼的 流程 圖 。因為聲碼器對聲音的處理是以 20 ms 為一幀 ,所以幀控制模塊主要包括一個 20 ms 的定時器以及其他的一些輸出控制信號，它是整個信道編碼的核心，整個編碼系統(tǒng) 在它的控制下完成對聲碼器輸出的