【正文】 if ram_select=’0’then intlv_data_A=data_in: intlv_data_B=’0’。ponent lpm_counter generic map(lpm_width=9,lpm_modulus=intlv_length) popr map(clock=clk,updown=’1’,q=wr_addr_A)。 ram_read_delay_two:ponent lpm_ff generic map (lpm_width=1) port map(data(0)=ram_read_delay1,clock=clk,q(0)=ram_read_ena)。 end architecture address_control_fan: 28 參考文 獻(xiàn) [1]劉愛榮 ,盧印舉 ,王振成 , 串口通信中 CRC 快速算法 , 河南大學(xué)學(xué)報(bào)：自然科學(xué)版 ,2020,37(4),418420 [2]徐志軍，許光輝 ,CPLD/FPGA的開發(fā)與應(yīng)用［Ｍ］ ,北京 :電子工業(yè)出版社 ,2020 [3]侯伯亨，顧新 ,VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)［Ｍ］ ,西安：西安電子科技大學(xué)出版社， 2020 [4]王月清，移動(dòng)通信前沿技術(shù)叢書 — 寬帶 CDMA 移動(dòng)通信原理，電子工業(yè)出版社，2020 [5]候伯亨，顧新編著 ,VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) ,西安電子科技大學(xué)出版社 ,修訂版 [6]甘歷編著 ,VHDL應(yīng)用與開發(fā)實(shí)踐 ,科學(xué)出版社 ,2020年 5月第一版 [7] 潘松 ， 黃繼業(yè) ， EDA技術(shù)實(shí)用教程 (第二版 )，北京： 科學(xué)出版社 ， 2020 [8]閻石，數(shù)字電子技術(shù)基礎(chǔ)，北京：高等教育出版社， 1998 [9]朱正偉， EDA技術(shù)及應(yīng)用 ，北京：清華大學(xué)出版社 ， [10]彭介華，電子技術(shù)課程設(shè)計(jì)指導(dǎo)，北京：高等教育出版社， 1997 [11]許希斌，等 .CDMA系統(tǒng)工程手冊(cè)［Ｍ］ ,北京 :人民郵電出版社 ,2020 [12]楊剛，李雷，數(shù)字電子技術(shù)基礎(chǔ)教程，北京：科技出版社， 2020， 2456 頁(yè) [13]西志中，蔣建國(guó)，夏娜 .卷積碼編碼原理的解釋 [C],合肥工業(yè)大學(xué)論文 .2020 [14] Joesph Mitola， Gerald Q Radio:Making Software Radios Personal Communications， August， 1999 [15]Lutz Lampe, Robert Schober, and Mani Jain, “Noncoherent Sequence Detection Receiver for Bluetooth Systems” IEEE J ournal on selected areas in munications“ Vol. 23, No. 9, September 2020 [16]李世鶴 ,第三代移動(dòng)通信技術(shù)的改進(jìn)及三代后技術(shù) ,第三代移動(dòng)通信TDSCDMA 技術(shù)論文集 。 ram_b:ponent lpm_ram_dp generic map(lpm_width==9) port map(data(0)=intlv_data_b, rdaddress=rd_addr_a,wraddress=wr_addr_a, rdclock=clk,wrclock=clk, rden=not ram_read_ena,wren=ram_select, q(0)=ram_out_b)。po altsyncram generic map(operation_mode=”rom”,width_a=9,widthad_a=9,outdata_reg_a=”clock0”,init_file=””) popr map(clock0=clk,address_a=wr_addr_a,q_a=rd_addr_a)。 end if。std_logic: begin ram_select_t_mine:po lmp_counter generic map(lmp_width=10,lpm_modulus=912) port map(lpm_width=’1’,q=ram_select_t)。buffer std_logic)。buffer std_logic_vector(9downto 0)。 data_in:in std_logic。 library altera_mf。 Use 。 end Architecture rtl。 end if。 process （ clk） begin if （ clk‘event and clk = ‘1‘） then if （ initialize = ‘1‘） then crc_xhdl1 = 0000。 begin crc = crc_xhdl1。 Architecture rtl of can_vhdl_crc is Type xhdl_46 is array（ 0 to 3） of std_logic_vector（ 3 downto 0） 。 enable : in std_logic。 Use 。 if reg2 then reg1（ 3： 0） = reg1（ 3： 0） exor （ 4599H） 。若以 nexbit 標(biāo)記該位流的下一位，它由從幀起始至數(shù)據(jù)場(chǎng)結(jié)束的無(wú)填充位的序列給定。 金 老師認(rèn)真負(fù)責(zé)和謙虛嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我獲益匪淺，對(duì)于我以后的工作和學(xué)習(xí)都有巨大的幫助作用。再過(guò)一些時(shí)間，我就要踏上工作崗位了，那也是一個(gè)長(zhǎng)期的學(xué)習(xí)過(guò)程。由此可見，本課題的研究是不完整的。本課題雖然只是實(shí)現(xiàn) CDMA系統(tǒng)的有關(guān)核心技術(shù)，但是衍生于它，而與它息息相關(guān)的其他技術(shù)，如頻率抽取，碼行同步等等，在核心技術(shù)中都起到了很大的作用，甚至已經(jīng)成為了核心技術(shù)中的一部分。 讀入輸入信息 判別信道種類 確定交織器長(zhǎng)度及輸 出符號(hào)地址計(jì)算公式 計(jì)算 輸出符號(hào)地址 輸出 22 5 結(jié)論 對(duì)于本課題而言，已經(jīng)基本完成了其研究目的，但是也存在著缺陷與不足： 1） 在 CDMA數(shù)字基帶試驗(yàn)系統(tǒng)中，本課題實(shí)現(xiàn)的只是其中的一部分。交織編碼主要用來(lái)糾正突發(fā)差錯(cuò)，即使突發(fā)差錯(cuò)分散成為隨機(jī)差錯(cuò)而得到糾正，交織編碼前后，碼速率不變，交織后的符號(hào)按以下公式給出的地址從交織器取出。 符號(hào)刪除 符號(hào)刪除的目的是使得速率可變的信道 所傳輸 一 幀的數(shù)據(jù)在進(jìn)入交織前與交織器長(zhǎng)度達(dá)到 一致，它的作用與符號(hào)重復(fù)是類似的。 編程實(shí)現(xiàn)同 R＝ 1/2 的卷積 編 碼 19 器 。 寄存器數(shù)據(jù)依次移位，信息比特輸入 D1?，F(xiàn)代的 VLSI 的實(shí)現(xiàn)已經(jīng)可獲得約束長(zhǎng)度為 9 的卷積碼，因此，在 CDMA2020 中使用的所有卷積碼的約束長(zhǎng)度都為 9。 是 否 否 否 reg1 清零 reg2 置數(shù) 數(shù)據(jù)是否 輸 入 完畢 reg1 首位是 否為“ 1” reg1=reg1 xor reg2 reg1 左移一位，讀入一個(gè)新的數(shù)據(jù) reg1 首位是 否為“ 1” reg1=reg1 xor reg2 reg1 左移一位，讀入一個(gè) “ 0” 是 否 已 讀 入（ N+!）個(gè) “ 0” reg1 中前 N 位即為所求CRC 碼 輸出 否 16 圖 4 3 CRC4 編碼仿真波 形圖 在 CDMA2020 中用到了六種 CRC 生成多項(xiàng)式： 16 bit CRC 生成多項(xiàng)式 ： 1 6 1 5 1 4 1 1 6 5 2( ) 1g x x x x x x x x x? ? ? ? ? ? ? ? ? (41) 12 bit CRC 生成多項(xiàng)式 ： 1 2 1 1 1 0 9 8 4( ) 1g x x x x x x x x? ? ? ? ? ? ? ? (42) 10 bit CRC 生成多項(xiàng)式 ： 1 0 9 8 7 6 4 3( ) 1g x x x x x x x x? ? ? ? ? ? ? ? (43) 8 bit CRC 生成多項(xiàng)式 ： 8 7 4 3( ) 1g x x x x x x? ? ? ? ? ? (44) 6 bit CRC生成多項(xiàng)式（除配置為 RC1和 RC2前向業(yè)務(wù)信道外所有前向信道） ：6 5 2( ) 1g x x x x x? ? ? ? ? (45) 6 bit CRC 生成多項(xiàng)式（配置為 RC1 和 PC2 前向業(yè)務(wù)信道） ： 62( ) 1g x x x x? ? ? ? (46) 尾比特添加 所有需要進(jìn)行尾比特添加的信道，均是在每幀 尾部添加 8 個(gè)“ 0”，目的是為下一功能模塊卷積編碼器做準(zhǔn)備。 對(duì)CRCN， 我們 假 設(shè) 有一 個(gè) (N+1)bits 的寄存器 reg1，用來(lái)存放信息數(shù)據(jù)，另一(N+1)bits 的寄存器 reg2 用來(lái)存放生成多項(xiàng)式的二進(jìn)制序列，通 過(guò) 對(duì) reg1 中數(shù)據(jù)的反復(fù)移位及與 reg2 中對(duì)應(yīng)位 進(jìn) 行異或運(yùn)算，最 終該 寄存器中的值去掉最高位就是 我們 所需要的 余數(shù) ，即 CRC 碼。首先在 t（ x）的末尾添加 4 個(gè) 0 構(gòu)成4 ()xtx ， 數(shù) 據(jù) 塊 就成了 1001000111000000。 13 4 整體設(shè)計(jì)方案 信道編碼 FPGA實(shí)現(xiàn)原理模型圖 如圖 41 所示，開始的時(shí)候通過(guò)握手控制信號(hào)實(shí)現(xiàn)聲碼器與 FPGA之間的數(shù)據(jù)的順利傳輸，系統(tǒng)接到數(shù)據(jù)后，進(jìn)入 FIFO,為了實(shí)現(xiàn)實(shí)時(shí)處理， FIFO 采用了雙時(shí)鐘即它的輸入輸出采用不同的時(shí)鐘 ,然后在幀控制信號(hào)的控制下完成對(duì)輸入的各種速率數(shù)據(jù)進(jìn)行按幀的信號(hào)處理。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) 。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 11 FPGA的應(yīng)用 FPGA 的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)，產(chǎn)品設(shè)計(jì)，系統(tǒng)設(shè)計(jì) FPGA 的應(yīng)用 連接邏輯，控制邏輯是 FPGA早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用 FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場(chǎng)主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來(lái)，通用和專用 IP 的設(shè)計(jì)將成為一個(gè)熱門行業(yè)！ 把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問(wèn)題，另外還有就是與專業(yè)客戶的界面問(wèn)題產(chǎn)品設(shè)計(jì)還包括專業(yè)工 具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的， FPGA 技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域， FPGA 因?yàn)榫邆浣涌冢刂?，功?IP，內(nèi)嵌 CPU 等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡(jiǎn)單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)將是 FPGA技術(shù)應(yīng)用最廣大的市場(chǎng) 。 FPGA 的編程無(wú)須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編 程器件門電路數(shù)有限的缺點(diǎn)。 例如：在移動(dòng)通信中，信道的干擾、衰落等產(chǎn)生較長(zhǎng)的突發(fā)誤碼，采用交織就可以使 誤碼離散化，接收端用糾正隨機(jī)差錯(cuò)的編碼技術(shù)消除隨機(jī)差錯(cuò)，能夠改善整個(gè)數(shù)據(jù)序列的傳輸質(zhì)量。卷積碼記為（ n， k， N） ,其中 N 為約束長(zhǎng)度， R＝ k/n 為編碼效率。實(shí)際中，通過(guò)在信息段的后面增加 k個(gè) 0 來(lái)分割，因?yàn)樵谶B續(xù)輸入 k 個(gè) 0 后輸出也為 0。卷積碼根據(jù)需要，有不同的結(jié)構(gòu)及相應(yīng)的糾錯(cuò)能力，但都有類似的編碼規(guī)律。 從 CRC 的 編碼規(guī)則可 以看出， CRC 編碼實(shí)際 上 是將 待 發(fā) 送的 m位二 進(jìn) 制多k 位（信息位） r 位（校驗(yàn)位） 8 項(xiàng) 式 t(x