【正文】 1 CDMA數(shù)字移動(dòng)通信系統(tǒng)信道編碼的實(shí)現(xiàn) 1 緒論 CDMA的 發(fā)展 背景 1989 年， CDMA 發(fā)源于美國(guó)，最初的設(shè)計(jì)構(gòu)想是為美國(guó)蜂窩電話運(yùn)營(yíng)商提供大容量和高質(zhì)量的無(wú)線通信方案，由于其新穎的特點(diǎn)、優(yōu)異的性能， CDMA一出世馬上就受到通信科研、工業(yè)、運(yùn)營(yíng)等方面的專家所注意，目前，該技術(shù)是最先進(jìn)的數(shù)字通信技術(shù)之一。而且 VHDL 描述語(yǔ)言的使用縮短了開發(fā)時(shí)間，增強(qiáng)了系統(tǒng)的可讀性，便于后續(xù)產(chǎn)品的升級(jí)。 畢業(yè)論文 CDMA 數(shù)字移動(dòng)通信 系統(tǒng) 信道編碼的實(shí)現(xiàn) 專業(yè)名稱： 電子信息工程 班 級(jí)： 2020級(jí) 1班 I 摘要 CDMA技術(shù)是當(dāng)前無(wú)線電通信，尤其是移動(dòng)通信的主要技術(shù)，不論是在中國(guó)已經(jīng)建立的 IS95 規(guī)范的中國(guó)聯(lián)通 CDMA網(wǎng)、各大移動(dòng)通信運(yùn)營(yíng)商正準(zhǔn)備實(shí)驗(yàn)及建立第三代（ 3G）系統(tǒng)還是大設(shè)備研發(fā)商已經(jīng)在開發(fā)的三代以后（也稱為 4G）帶寬 更寬 的移動(dòng)通信系統(tǒng)， CDMA 都是主要的選擇。最后， 逐步地對(duì)各 個(gè)模塊進(jìn)行分析、仿真與驗(yàn)證。 將 CDMA（ Code Division Multiple Access）和 FDMA（ Frequency Division Multiple Access）、 TDMA（ Time Division Multiple Access）作比較，最突出的特點(diǎn)是：①頻譜效率高：實(shí)踐證明， CDMA的系統(tǒng)容量比 FDMA大 8－ 10 倍，這對(duì)于充分利用國(guó)家有限而寶貴的無(wú)線電頻譜資源、提高運(yùn)營(yíng)效率大有好處；②系統(tǒng)建設(shè)投資少：相同的覆蓋面積、相同的頻率規(guī)劃下， CDMA 系統(tǒng)所需基站 比GSM 系統(tǒng)的基站數(shù)少 1／ 2 左右，節(jié)省了基建投資，也利于提高運(yùn)營(yíng)質(zhì)量，降低成本；③話音質(zhì)量好：如采用 13Kb／ S 話音編碼器， CDMA 系統(tǒng)的話音質(zhì)量可以和一般固線電話相 媲 美；④抗干擾與 保 密性能好，掉 話 率低： CDMA系統(tǒng)采用動(dòng)態(tài)功率控制技術(shù)，可以做到保證服務(wù)質(zhì)量的前提下，只發(fā)射最低的有效功率，因而減少了系統(tǒng)的同頻干擾，保證了通信質(zhì)量，降低了掉 話 率。未來(lái) CDMA手機(jī)的功能已不能簡(jiǎn)單劃歸電話機(jī)的范疇，因?yàn)檎Z(yǔ)音數(shù)據(jù)的傳輸只是未來(lái) CDMA 移動(dòng)電話的功能之一。 越來(lái)越多的專家認(rèn)為，意義最為重大的、而且可以預(yù)測(cè)日后將會(huì)普及的功能主要包括多媒體信息業(yè)務(wù)、移動(dòng)定位服務(wù)、可視電話、移動(dòng)電子商務(wù)和移動(dòng) Inter接入業(yè)務(wù)。 在移動(dòng)環(huán)境下，通過(guò)終端提供可視電話將成為 CDMA 中的一個(gè)重要業(yè)務(wù)。 基于移動(dòng)環(huán)境下的 Inter 服務(wù)則包括 Web 瀏覽、新聞、體育、天氣查詢、城市黃頁(yè)等各種各樣的信息服務(wù)；實(shí)現(xiàn)各類精彩的游戲，如 AOD、 VOD、卡拉OK、下載游戲軟件等；幫助商業(yè)人士提供移動(dòng)證券、移動(dòng)銀行、保險(xiǎn)、網(wǎng)上購(gòu)物等電子商務(wù)；提供各種生活信息，如旅游及飲食和娛樂(lè)的服務(wù)地點(diǎn)、費(fèi)用、時(shí)間、方式等。同時(shí)，與之相配套的VHDL（ Very High Speed Integrated Circuit Hardware Description Language）語(yǔ)言，是一種用來(lái)描述數(shù)字邏輯系統(tǒng)的編程語(yǔ)言，采用類似高級(jí)語(yǔ)言的語(yǔ)句格式完成對(duì)硬件行為的描述。所謂擴(kuò)頻通信，就是將要傳送的具有一定信號(hào)帶寬的信息數(shù)據(jù)，用一個(gè)帶寬遠(yuǎn)大于信號(hào)帶寬的高速偽隨機(jī)碼進(jìn)行調(diào)制，使原始數(shù)據(jù)信號(hào)的帶寬被擴(kuò)展，再經(jīng)載波調(diào)制并發(fā)送出去。根據(jù)數(shù)據(jù)速率的不同，分別對(duì)數(shù)據(jù)幀速率為 kbit/s 和 kbit/s 進(jìn)行 CRC 校驗(yàn)編碼，以便在接受時(shí)可 以判斷有沒(méi)有接收到誤幀，一個(gè) 8 bit的尾加在每幀的后面以保證后面進(jìn)行卷積編碼時(shí)，每幀的末尾復(fù)位為全零狀態(tài)。 CRC 校 驗(yàn)原 理 CRC 校 驗(yàn) 采用多 項(xiàng) 式 編碼 方法，被 處 理的 數(shù) 據(jù) 塊 可以看作是一 個(gè) n階 二 進(jìn) 制多 項(xiàng) 式，由 121 2 1 0nnnna x a x a x a????? ? ? ?來(lái) 表示，例如一 個(gè) 8 位二 進(jìn) 制 數(shù) 10100101可以表 示為： 7 6 5 4 3 2 1 01 0 1 0 0 1 0 1x x x x x x x x? ? ? ? ? ? ?。 （ 3）用 ? ?rx t x 以模 2 的方式 減去 y(x)， 則對(duì)應(yīng) 的二 進(jìn) 制序列就是包含了 CRC校 驗(yàn)碼的 待 發(fā) 送字符串。卷積碼根據(jù)需要，有不同的結(jié)構(gòu)及相應(yīng)的糾錯(cuò)能力，但都有類似的編碼規(guī)律。卷積碼記為（ n， k， N） ,其中 N 為約束長(zhǎng)度， R＝ k/n 為編碼效率。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編 程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 11 FPGA的應(yīng)用 FPGA 的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)，產(chǎn)品設(shè)計(jì)，系統(tǒng)設(shè)計(jì) FPGA 的應(yīng)用 連接邏輯，控制邏輯是 FPGA早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用 FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場(chǎng)主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來(lái)，通用和專用 IP 的設(shè)計(jì)將成為一個(gè)熱門行業(yè)！ 把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問(wèn)題，另外還有就是與專業(yè)客戶的界面問(wèn)題產(chǎn)品設(shè)計(jì)還包括專業(yè)工 具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的， FPGA 技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域， FPGA 因?yàn)榫邆浣涌?，控制，功?IP，內(nèi)嵌 CPU 等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡(jiǎn)單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)將是 FPGA技術(shù)應(yīng)用最廣大的市場(chǎng) 。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) 。首先在 t（ x）的末尾添加 4 個(gè) 0 構(gòu)成4 ()xtx ， 數(shù) 據(jù) 塊 就成了 1001000111000000。 是 否 否 否 reg1 清零 reg2 置數(shù) 數(shù)據(jù)是否 輸 入 完畢 reg1 首位是 否為“ 1” reg1=reg1 xor reg2 reg1 左移一位，讀入一個(gè)新的數(shù)據(jù) reg1 首位是 否為“ 1” reg1=reg1 xor reg2 reg1 左移一位，讀入一個(gè) “ 0” 是 否 已 讀 入（ N+!）個(gè) “ 0” reg1 中前 N 位即為所求CRC 碼 輸出 否 16 圖 4 3 CRC4 編碼仿真波 形圖 在 CDMA2020 中用到了六種 CRC 生成多項(xiàng)式： 16 bit CRC 生成多項(xiàng)式 ： 1 6 1 5 1 4 1 1 6 5 2( ) 1g x x x x x x x x x? ? ? ? ? ? ? ? ? (41) 12 bit CRC 生成多項(xiàng)式 ： 1 2 1 1 1 0 9 8 4( ) 1g x x x x x x x x? ? ? ? ? ? ? ? (42) 10 bit CRC 生成多項(xiàng)式 ： 1 0 9 8 7 6 4 3( ) 1g x x x x x x x x? ? ? ? ? ? ? ? (43) 8 bit CRC 生成多項(xiàng)式 ： 8 7 4 3( ) 1g x x x x x x? ? ? ? ? ? (44) 6 bit CRC生成多項(xiàng)式（除配置為 RC1和 RC2前向業(yè)務(wù)信道外所有前向信道） ：6 5 2( ) 1g x x x x x? ? ? ? ? (45) 6 bit CRC 生成多項(xiàng)式（配置為 RC1 和 PC2 前向業(yè)務(wù)信道） ： 62( ) 1g x x x x? ? ? ? (46) 尾比特添加 所有需要進(jìn)行尾比特添加的信道，均是在每幀 尾部添加 8 個(gè)“ 0”，目的是為下一功能模塊卷積編碼器做準(zhǔn)備。 寄存器數(shù)據(jù)依次移位，信息比特輸入 D1。 符號(hào)刪除 符號(hào)刪除的目的是使得速率可變的信道 所傳輸 一 幀的數(shù)據(jù)在進(jìn)入交織前與交織器長(zhǎng)度達(dá)到 一致，它的作用與符號(hào)重復(fù)是類似的。 讀入輸入信息 判別信道種類 確定交織器長(zhǎng)度及輸 出符號(hào)地址計(jì)算公式 計(jì)算 輸出符號(hào)地址 輸出 22 5 結(jié)論 對(duì)于本課題而言，已經(jīng)基本完成了其研究目的，但是也存在著缺陷與不足： 1） 在 CDMA數(shù)字基帶試驗(yàn)系統(tǒng)中，本課題實(shí)現(xiàn)的只是其中的一部分。由此可見，本課題的研究是不完整的。 金 老師認(rèn)真負(fù)責(zé)和謙虛嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我獲益匪淺，對(duì)于我以后的工作和學(xué)習(xí)都有巨大的幫助作用。 if reg2 then reg1（ 3： 0） = reg1（ 3： 0） exor （ 4599H） 。 enable : in std_logic。 begin crc = crc_xhdl1。 end if。 Use 。 data_in:in std_logic。buffer std_logic)。 end if。 ram_b:ponent lpm_ram_dp generic map(lpm_width==9) port map(data(0)=intlv_data_b, rdaddress=rd_addr_a,wraddress=wr_addr_a, rdclock=clk,wrclock=clk, rden=not ram_read_ena,wren=ram_select, q(0)=ram_out_b)。 ram_read_delay_two:ponent lpm_ff generic map (lpm_width=1) port map(data(0)=ram_read_delay1,clock=clk,q(0)=ram_read_ena)。 data_input_select:process(ran_select,data_in) begin if ram_select=’0’then intlv_data_A=data_in: intlv_data_B=’0’。buffer std_logic。 entity gsm_vhdl is generic(intl_length:positive:=456)。 Use 。 else crc_xhdl1 = crc_tmp 。 Signal crc_tmp : std_logic_vector（ 3 downto 0） 。 Entity can_vhdl_crc is port （ clk : in std_logic。 reg1（ 3： 1） = reg1（ 2： 0） 。 23 致 謝 大學(xué)生活即將結(jié)束， 在此，我要感謝所有曾經(jīng)教導(dǎo)過(guò)我的老師和關(guān)心過(guò)我的同學(xué)，感謝 金素梅 老師在畢業(yè)設(shè)計(jì)中抽出時(shí)間給我講解設(shè)計(jì)思想，幫我理清思路。 3） 本課題只是給出了波形仿真結(jié)果，但是在 EDA設(shè)計(jì)的過(guò)程中，這僅僅只是理論方面的有關(guān)研究，隨之還有將理論研究的結(jié)果運(yùn)用于實(shí)際，即將程序下載到 FPGA中，在實(shí)際 的電路中進(jìn)行測(cè)定，看它是否實(shí)現(xiàn)了所要求的邏輯。 對(duì) DS 方式下的 FBCCH、 FCACH、 FCCCH 和前向業(yè)務(wù)信道（ RC3～ RC9）： 當(dāng) i 為偶數(shù)時(shí) 2 ( m od ) ( / )22mimiiA J B R O J???? ?? (48) 20 當(dāng) i 為奇數(shù)時(shí) ( 1 ) ( 1 )2 m o d22mimi iA N J B R O N J??? ? ? ? ? ??? ??? ? ? ?? ? ? ????? ?????? ???? ?? (49) 以上公式中的參數(shù) m 和