【正文】 gn goals of the parameters , repeat the process, and finally get the optimization design scheme. Finally, according to the parameters such as size finished the amplifier layout design and the DRC, LVS verification. KET WORDS: Integrated circuit, Operational amplifier, layout design, Simulation 畢業(yè)設(shè)計（論文）原創(chuàng)性聲明和使用授權(quán)說明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計（論文），是我個人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。本人完全意識到本聲明的法律后果由本人承擔(dān)。對電路的分析主要包括直流分析、瞬態(tài)分析、交流分析、噪聲分析、模擬參數(shù)分析、溫度分析等。由于運(yùn)放一般用來實(shí)現(xiàn)一個反饋系統(tǒng)，其開環(huán)增益的大笑根據(jù)閉環(huán)增益電路的精度要求來選取。 Electrical Rule Check） 、設(shè)計規(guī)則的驗(yàn)證（ DRC。 首先是確定設(shè)計目標(biāo)。在管殼或測試 PCB 板上封裝上芯片，使用測試儀器，通過設(shè)計外圍電路進(jìn)行測試，得到所設(shè)計電路的測試結(jié)果進(jìn)行對比。 （ 5）第 15 周 ~第 16 周：撰寫設(shè)計報告，提交符合規(guī)范的設(shè)計報告。實(shí)際上，除了這里提到的這六層外，為了保證制作的可靠性還會適當(dāng)加入其他物質(zhì)層。換句話說說，晶片必須生長成為只包含非常少的“缺陷”的單晶硅體。 氧化 硅的一個獨(dú)有的特性是，可以在其表面生成非常均勻 的氧化層面幾乎不在晶格中產(chǎn)生應(yīng)力，從而允許柵氧化層的制造薄到幾十埃。 （ 7）鋁引線形成 7 掩膜版確定鋁引線圖形。 單元配置適當(dāng)。為保證電阻比和電容比的精度，不同數(shù)值的電阻和電容，通過重復(fù)采用單位電阻和電容圖形來實(shí)現(xiàn)。在單級放大器中，增益是與輸出擺幅是相矛盾的。 圖 輸出級放大電路由 M M7 組成。相位的差值。注意，同相反相端加入相同的小信號電壓 Vcm。 Library 項打開 New Library 窗口。 （ 3） 接觸和通孔：這些層用于確定絕緣層上的切口。 圖 差動放大器版圖 CMOS 運(yùn)放總版圖 圖 CMOS 運(yùn)放總版圖 小結(jié) 本節(jié)主要介紹了 Cadence 的使用方法，使大家對 Cadence 有一個初步的了解。此外，應(yīng)當(dāng)把電路圖的數(shù)據(jù)庫看作是芯片設(shè)計文件的主要來源。 感謝我的同學(xué)和朋友，在我寫論文的過程中給予我了很多你問素材，還在論文的撰寫和排版燈過程中提供熱情的幫助。偏置電路用于設(shè)置集成運(yùn)放各放大電路的靜態(tài)工作點(diǎn)，集成運(yùn)放多采用電流源電路為各級提供合適的靜態(tài)工作電流，從而確定了合適的靜態(tài)工作點(diǎn) 。每條對角線方向上的兩個半并聯(lián)了起來，所以這兩半合在一起就像一個器件那樣工作。大多數(shù)的電路版圖有四種基本分層類型： （ 1） 導(dǎo)體：這些層是導(dǎo)電層，因?yàn)樗麄兡軌騻魉托盘栯妷骸３霈F(xiàn)的主窗口如圖 所示； 圖 （ 2） File 菜單 在 File 菜單下，主要的菜單項有 New、 Open、 Exit 等。得到的仿真如圖 由圖 可以看出，建立時間約為 ，在圖中波形 的上升或下降期間，由波形的斜率可以確定擺率。 MOS 運(yùn)算放大器技術(shù) 指標(biāo)總表 表 41 MOS運(yùn)算放大器技術(shù)指標(biāo)總表 參數(shù)類別 符號 參數(shù)名稱 單位 直流 Icc 電源電流 mA mg 正向跨導(dǎo) us IDV 線性輸入范圍 V biasm Ig 跨導(dǎo)與偏置電流的比值 I/V ICMR 共模輸入范圍 V osV 輸入失調(diào)電壓 Mv osV? 輸入失調(diào)電壓溫度系數(shù) uV/℃ OPI 輸出峰 — 峰電流 mA OPPV 輸出峰 — 峰電壓 V 交流 VOA 開環(huán)增益 dB GBW 單位增益帶寬 MHz PM 相位裕度 ℃ PSRR 電源電壓抑制比 dB CMRR 共模抑制比 dB IDR 差模輸入電阻 kΩ OR 輸出電阻 kΩ SR 轉(zhuǎn)換速率 V/us 瞬態(tài) ST 建立時間 THD 總諧波失真 fullBW 全功率帶寬 極限 VCC 電源電壓 V DP 允許功耗 mW IDRV 差模輸入電壓范圍 V BIV 偏置端直流輸入電壓 V 仿真數(shù) 據(jù) DC分析 圖 Vout、 M5管電流、 M7管電流、 Vx與 Vy與輸入共模電壓變化的關(guān)系 運(yùn)算放大器采用如圖 所示的單位增益結(jié)構(gòu)來仿真運(yùn)放的輸入共模電壓范圍，即把運(yùn)放的輸出端和反相輸入端相連，同時輸入端加直流掃描電壓，從負(fù)電流掃描到正電源。 以上就是差動放大器這部分 圖 其中 M5 為第一級提供恒定偏置電流。但實(shí)際的運(yùn)放性能只能接近這些值。對于那些要防止互相引起串?dāng)_的布線，一定要遠(yuǎn)離，不可靠攏并行。表 22 是 Active（有源區(qū)）和 Sub（襯底偏置 ）的設(shè)計規(guī)則，對應(yīng)圖 。 （ 4） PMOS 管源漏區(qū)形成 4 掩膜版（正版），確定 PMOS FET 的源漏區(qū)； b. 硼離子注入或硼雜質(zhì)擴(kuò)散形成 PMOS 管的源區(qū)和漏區(qū)。接下來，將掩膜版置于晶片上方，利用紫外線將圖形投影到晶片上。這兩大“家族”又分別形成各種各樣的小家族，圖 列出了一些廣泛采用的硅集成電路工藝，以前，大多數(shù)數(shù)字電路和模擬電路的設(shè)計都采用雙極工藝，但近年來， MOS 工藝的應(yīng)用有了很大的發(fā)展。因此，一個 MOS 管包含了多層結(jié)構(gòu)。 （ 2）第 4 周：設(shè)計基本原理圖，并提交畢業(yè)設(shè)計開題報告。電路原理圖中的器件符號被版圖中的器件所代替，而原理 圖中的連線也用版圖中的導(dǎo)線來表示，最終電路的形狀就被版圖的形狀所代替了。最后根據(jù)參數(shù)尺寸等進(jìn)行版圖設(shè)計以及驗(yàn)證。分析電路主要還包括瞬態(tài)分析、直流分析、交流分析、溫度分析、模擬參數(shù)分析、噪聲分析等。 不同層次的復(fù)雜的運(yùn)算放大器是用來實(shí)現(xiàn)多種功能 的： 高速放大或過濾的直流偏置。因此，仔細(xì)研究模擬電路的設(shè)計過程，熟悉那些提高設(shè)計效率、增加設(shè)計成功機(jī)會的原則是非常必要的。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉績?nèi)容。 作者簽名： 日 期： 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。 模擬集成電路的設(shè)計流程可以分為前段設(shè)計和后端設(shè)計兩大部分。每一代 CMOS 技術(shù)，由于供應(yīng)減少電壓和晶體管溝道長度的運(yùn)算放大器的設(shè)計 ， 繼續(xù) 為運(yùn)放的設(shè)計 提 出 一個復(fù)雜的問題。如果仿真結(jié)果完全符合了設(shè)計的要求以后就可以將電路提供給后端從而進(jìn)行版圖方面的設(shè)計。 本設(shè)計采用全制定模擬集成電路設(shè)計方法，嚴(yán)格根 據(jù)模擬集成電路的正向設(shè)計流程，采用上華 雙多晶雙鋁 CMOS 混合工藝設(shè)計規(guī)則，全部設(shè)計過程在 Cadence 的設(shè)計平臺上完成。因此也可以這么說，所見的版圖就是需要的電路，最終 將版圖提交給生產(chǎn)廠家。 （ 3）第 5 周 ~第 8 周：對設(shè)計的電路進(jìn)行版圖設(shè)計。 圖 PMOS符號和物理構(gòu)造 制作 MOS 管的過程也是按照順序從下到上依次進(jìn)行的。用戶對高 密度數(shù)字電路（如存儲器和微處理器）的需求是 MOS 工藝在數(shù)字電路中的應(yīng)用戶不斷發(fā)展的巨大推動力。曝光區(qū)域的光刻膠“變硬”，不透明區(qū)域的光刻膠保持“松軟”。 （ 5） NMOS 管源漏區(qū)形成 5 掩膜版，即 4 掩膜版（負(fù)版）確定 NMOS 管的源漏區(qū)； b. 砷或磷離子注入或雜志擴(kuò)散，形 成 NMOS 管的源區(qū)和漏區(qū)。表 23 是 Poly 的設(shè)計規(guī)則，對應(yīng)圖 表 22 Active 層和 Sub層版圖規(guī)則 規(guī)則標(biāo)號 規(guī)則描述 單位 R1 Active 區(qū)最小寬度 um R2 Sub 區(qū)最小寬度 um R3 同類型（ N 型或 P 型） Active 區(qū) /Sub 之間的最小間距 um R4 不同類型（ N 型貨 P 型） Active 區(qū) /Sub 之間的最小間距 um 圖 Active 層和 Sub層的設(shè)計規(guī)則 表 23 Poly版圖規(guī)則 規(guī)則標(biāo)號 規(guī)則描 述 單位 G1 柵極多晶硅（ Gate Poly）最小寬度 um G2 非柵極多晶硅（ NonGate Poly）最小寬度 um G3 Gate Poly 之間的最小間距 um G4 NonGate Poly 之間的最小間距 um G5 Gate Poly 伸出 Active 區(qū)的最小延伸長度 um G6 Active 伸出 Gate Poly 區(qū)的最小延伸長度 um G7 NonGate Poly 和 Active 之間的最小間隔 um 圖 Poly層的設(shè)計規(guī)則 表 24Contact版圖設(shè)計 規(guī)則標(biāo)號 規(guī)則描述 單位 C1 Contact 的尺寸 um C2 Contact 間的最小間隔 um C3 Active 區(qū) /Sub 區(qū)包含 Contact 的最小長度 um C4 Poly 包含 Contact 的最小長度 um C5 Active 區(qū) /Sub 區(qū)上的 Contact 和 Gate Poly 之間的最小間隔 um C6 Active 區(qū) /Sub 區(qū)上的 Contact 和 NonGate Poly 之間的最小間隔 um C7 Active 區(qū) /Sub 區(qū)上的 Contact 和帶有 Contact 的 Poly之間的最小間隔 um C8 Poly 上的 Contact 和 Active/Sub 區(qū)的最小間隔 um 圖 Contact 層的設(shè)計規(guī)則 MOS 集成運(yùn)放的版圖設(shè)計 MOS 運(yùn)放的版圖 設(shè)計過程；先進(jìn)行電路分析，計算出各端點(diǎn)的電壓及各管的電流，從而求出各管的 W/L，進(jìn)而設(shè)計各管圖形，進(jìn)行布局、布線，完成版圖設(shè)計。 由于整個硅片表面起伏不平，因此在鋁布線時，盡量避免鋁線的爬坡梯度過大，由最低處到最高處要分幾個臺階過渡。在大多數(shù)采用無緩沖 CMOS 運(yùn)放的實(shí)例中， 開環(huán)增益達(dá) 5000197。在模擬 IC 中，恒流源是使用得最多的一種單元格，使用恒流源不但符合在 IC 中多用有源器件的原則，而且恒流源作偏置電路還具有工作點(diǎn)對溫度和電源電壓變化不敏感的優(yōu)點(diǎn)。得到的仿真結(jié)果如圖 所示（利用 MOS 管的 GD 極性相反來判斷放大器的同相端與反相端） 圖 測量共模輸入范圍的原理圖