【正文】 感謝我的同學(xué)和朋友，在我寫論文的過程中給予我了很多你問素材，還在論文的撰寫和排版燈過程中提供熱情的幫助。從設(shè)計(jì)的選題到資料的搜集直至最后設(shè)計(jì)的修改的整個(gè)過程中，花費(fèi)了老師很多 的寶貴時(shí)間和精力，在此向?qū)煴硎局孕牡馗兄x！導(dǎo)師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，開拓進(jìn)取的精神和高度的責(zé)任心都將使學(xué)生受益終生不厭其煩的幫助進(jìn)行論文的修改和改進(jìn)。運(yùn)算放大器的版圖設(shè)計(jì)，是模擬集成電路版圖設(shè)計(jì)的典型，利用 Spectre 對(duì)設(shè)計(jì)初稿加以模擬，然后對(duì)不符合設(shè)計(jì)目標(biāo)的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計(jì)方案。此外，應(yīng)當(dāng)把電路圖的數(shù)據(jù)庫看作是芯片設(shè)計(jì)文件的主要來源。偏置電路用于設(shè)置集成運(yùn)放各放大電路的靜態(tài)工作點(diǎn)，集成運(yùn)放多采用電流源電路為各級(jí)提供合適的靜態(tài)工作電流，從而確定了合適的靜態(tài)工作點(diǎn) 。一般要求其輸入電阻高，差模放大倍數(shù)大，抑制共模信號(hào)的能力強(qiáng)，靜態(tài)電流小。集成放大電路最初多用于各種模擬信號(hào)的運(yùn)算，故被稱為集成運(yùn)算放大電路，簡(jiǎn)稱集成運(yùn)放。 圖 差動(dòng)放大器版圖 CMOS 運(yùn)放總版圖 圖 CMOS 運(yùn)放總版圖 小結(jié) 本節(jié)主要介紹了 Cadence 的使用方法，使大家對(duì) Cadence 有一個(gè)初步的了解。每條對(duì)角線方向上的兩個(gè)半并聯(lián)了起來，所以這兩半合在一起就像一個(gè)器件那樣工作。而此差動(dòng)管又是由兩個(gè)管子構(gòu)成的。 P+掩膜用于創(chuàng)建 P+注入?yún)^(qū)，它可以通過使用 P 型注入而使某一擴(kuò)散區(qū)成為 P 型區(qū)。 （ 3） 接觸和通孔：這些層用于確定絕緣層上的切口。大多數(shù)的電路版圖有四種基本分層類型： （ 1） 導(dǎo)體：這些層是導(dǎo)電層，因?yàn)樗麄兡軌騻魉托盘?hào)電壓。建立新 cell 點(diǎn)擊 OK 就進(jìn)入 virtuoso editing 窗口，如下圖 圖 Cadence 編譯環(huán)境 修改最小引動(dòng)距離， 與工藝有關(guān)方便后期制作。如果在庫中要?jiǎng)?chuàng)立掩膜版或其它的物理數(shù)據(jù)（即要建立除了 schematic 外的一些 view），則須選擇 Compile a new techfile (建立新的 techfile)或 Attach to an existing techfile（使用原有的 techfile）。 Library 項(xiàng)打開 New Library 窗口。出現(xiàn)的主窗口如圖 所示； 圖 （ 2） File 菜單 在 File 菜單下，主要的菜單項(xiàng)有 New、 Open、 Exit 等。 第 5 章 算放大器版圖設(shè)計(jì) Cadence 使用說明 （ 1）在命令行中鍵入以下命令 icfbamp。 小結(jié) 本章主要介紹了仿真的概念。注意，同相反相端加入相同的小信號(hào)電壓 Vcm。得到的仿真如圖 由圖 可以看出，建立時(shí)間約為 ，在圖中波形 的上升或下降期間，由波形的斜率可以確定擺率。 運(yùn)放轉(zhuǎn)換速率和建立時(shí)間分析 轉(zhuǎn)換速率是指輸出電壓變化的極限，它由所能提供的對(duì)電容充放電的最大電流決定一般來說，擺率不受輸出級(jí)限制，而是由第一集的源 /漏電流容量決定。把從運(yùn)放輸入到輸出的差模增益除以差模輸入為 0 時(shí)電源紋波到輸出的增益定義為運(yùn)算放大器的電源抑制比，式中的 Vdd=0， Vin=0 指電壓源和輸入電壓的交流小信號(hào)為 0，而不是指它們的直流電平。相位的差值。 MOS 運(yùn)算放大器技術(shù) 指標(biāo)總表 表 41 MOS運(yùn)算放大器技術(shù)指標(biāo)總表 參數(shù)類別 符號(hào) 參數(shù)名稱 單位 直流 Icc 電源電流 mA mg 正向跨導(dǎo) us IDV 線性輸入范圍 V biasm Ig 跨導(dǎo)與偏置電流的比值 I/V ICMR 共模輸入范圍 V osV 輸入失調(diào)電壓 Mv osV? 輸入失調(diào)電壓溫度系數(shù) uV/℃ OPI 輸出峰 — 峰電流 mA OPPV 輸出峰 — 峰電壓 V 交流 VOA 開環(huán)增益 dB GBW 單位增益帶寬 MHz PM 相位裕度 ℃ PSRR 電源電壓抑制比 dB CMRR 共模抑制比 dB IDR 差模輸入電阻 kΩ OR 輸出電阻 kΩ SR 轉(zhuǎn)換速率 V/us 瞬態(tài) ST 建立時(shí)間 THD 總諧波失真 fullBW 全功率帶寬 極限 VCC 電源電壓 V DP 允許功耗 mW IDRV 差模輸入電壓范圍 V BIV 偏置端直流輸入電壓 V 仿真數(shù) 據(jù) DC分析 圖 Vout、 M5管電流、 M7管電流、 Vx與 Vy與輸入共模電壓變化的關(guān)系 運(yùn)算放大器采用如圖 所示的單位增益結(jié)構(gòu)來仿真運(yùn)放的輸入共模電壓范圍，即把運(yùn)放的輸出端和反相輸入端相連，同時(shí)輸入端加直流掃描電壓，從負(fù)電流掃描到正電源。 第 4 章 CMOS 運(yùn)算放大器的仿真 概述 仿真是運(yùn)放設(shè)計(jì)的一項(xiàng)重要內(nèi)容，運(yùn)放的 仿真與運(yùn)放的應(yīng)用環(huán)境是不可分割的，在仿真之前一定要首先確定運(yùn)放的實(shí)際負(fù)載，包括電阻、電容負(fù)載，還應(yīng)包括電流源負(fù)載，只有負(fù)載確定之后，仿真出的結(jié)果才是有意義的； 不同的應(yīng)用場(chǎng)合對(duì)運(yùn)放的性能指標(biāo)要求也不一樣，并不需要在任何時(shí)候都要將運(yùn)放的所有指標(biāo)都進(jìn)行仿真，所以，在仿真之前要明確應(yīng)該要仿真運(yùn)放的哪幾項(xiàng)指標(biāo)，哪幾項(xiàng)指標(biāo)是可以不仿真的。 M1 和 M2 為第 一級(jí)差分輸入跨導(dǎo)級(jí)，將差分輸入電壓轉(zhuǎn)換為差分電流。 圖 輸出級(jí)放大電路由 M M7 組成。 以上就是差動(dòng)放大器這部分 圖 其中 M5 為第一級(jí)提供恒定偏置電流。使用差動(dòng)信號(hào)優(yōu)點(diǎn)是：能有效抑制共模噪聲，輸出電壓擺幅是單端輸出的兩倍，偏置電路簡(jiǎn)單，輸出線性度高。為了緩解這種矛盾引進(jìn)了兩級(jí)運(yùn)放，在兩級(jí)運(yùn)放中將這兩點(diǎn)各在不同級(jí)實(shí)現(xiàn)。在單級(jí)放大器中，增益是與輸出擺幅是相矛盾的。但實(shí)際的運(yùn)放性能只能接近這些值。第二級(jí)一般采用反相器。 第 3 章 CMOS 運(yùn)算放大器簡(jiǎn)介 概述 圖 的框圖給出了運(yùn)放的主要部件。為保證電阻比和電容比的精度，不同數(shù)值的電阻和電容，通過重復(fù)采用單位電阻和電容圖形來實(shí)現(xiàn)。對(duì)于那些要防止互相引起串?dāng)_的布線，一定要遠(yuǎn)離，不可靠攏并行。這樣做，不僅可以是版面規(guī)整，而且可以減小兩層間的寄生電容。 布線要合理。 單元配置適當(dāng)。表 22 是 Active（有源區(qū)）和 Sub（襯底偏置 ）的設(shè)計(jì)規(guī)則，對(duì)應(yīng)圖 。 如圖 （ b）所示的其他幾個(gè)圖給出了錯(cuò)誤的 PMOS 管版圖。 圖 PMOS管的版圖 為了確保制造出芯片的合格就是這些約束的目的。 （ 7）鋁引線形成 7 掩膜版確定鋁引線圖形。 （ 4） PMOS 管源漏區(qū)形成 4 掩膜版（正版），確定 PMOS FET 的源漏區(qū)； b. 硼離子注入或硼雜質(zhì)擴(kuò)散形成 PMOS 管的源區(qū)和漏區(qū)。在厚絕緣層上生長(zhǎng)多晶硅的一個(gè)常用方法是“化學(xué)氣相沉積”（ CVD）。最常用的摻雜方法是“離子注入法”。 氧化 硅的一個(gè)獨(dú)有的特性是，可以在其表面生成非常均勻 的氧化層面幾乎不在晶格中產(chǎn)生應(yīng)力，從而允許柵氧化層的制造薄到幾十埃。接下來，將掩膜版置于晶片上方，利用紫外線將圖形投影到晶片上。 光刻是把電路版圖信息轉(zhuǎn)移到晶片上的第一步。隨著新一代工藝的誕生，晶片的直徑在隨之增大，現(xiàn)今已超過了 20cm。換句話說說，晶片必須生長(zhǎng)成為只包含非常少的“缺陷”的單晶硅體。這兩大“家族”又分別形成各種各樣的小家族，圖 列出了一些廣泛采用的硅集成電路工藝，以前，大多數(shù)數(shù)字電路和模擬電路的設(shè)計(jì)都采用雙極工藝，但近年來， MOS 工藝的應(yīng)用有了很大的發(fā)展。當(dāng) NMOS 管做在整個(gè)硅片的 P 型襯底上時(shí)，它的襯底一般接最低點(diǎn)位；如果做在 P 阱內(nèi)，它的襯底可以接任意電位。這些層是和實(shí)際電路的物理層相對(duì)應(yīng)。實(shí)際上，除了這里提到的這六層外，為了保證制作的可靠性還會(huì)適當(dāng)加入其他物質(zhì)層。因此，一個(gè) MOS 管包含了多層結(jié)構(gòu)。 版圖中層的意義 為了更好的理解版圖的概念，這里介紹 MOS 管。最后指出了本次設(shè)計(jì)主要工作以及主要內(nèi)容。 （ 5）第 15 周 ~第 16 周：撰寫設(shè)計(jì)報(bào)告，提交符合規(guī)范的設(shè)計(jì)報(bào)告。 （ 2）第 4 周：設(shè)計(jì)基本原理圖，并提交畢業(yè)設(shè)計(jì)開題報(bào)告。 （ 5）電路的單元設(shè)計(jì) （ 6）對(duì)電路進(jìn)行仿真和參數(shù)分析 （ 7）版圖設(shè)計(jì)與優(yōu)化。 主要工作以及任務(wù)分配 （ 1）收集 CMOS 運(yùn)算放大器和模擬集成電路版圖設(shè)計(jì)的相關(guān)資料。在管殼或測(cè)試 PCB 板上封裝上芯片，使用測(cè)試儀器，通過設(shè)計(jì)外圍電路進(jìn)行測(cè)試，得到所設(shè)計(jì)電路的測(cè)試結(jié)果進(jìn)行對(duì)比。電路原理圖中的器件符號(hào)被版圖中的器件所代替，而原理 圖中的連線也用版圖中的導(dǎo)線來表示，最終電路的形狀就被版圖的形狀所代替了。重復(fù)這一過程。 其次是構(gòu)造電路并進(jìn)行仿真。 首先是確定設(shè)計(jì)目標(biāo)。最后根據(jù)參數(shù)尺寸等進(jìn)行版圖設(shè)計(jì)以及驗(yàn)證。 通過了電氣規(guī)則的檢查，設(shè)計(jì)規(guī)則的檢查，電路抽取的驗(yàn)證和后仿真，就可以提交各芯片廠家試流片了。 LVS 驗(yàn)證是把電路圖與版圖作一個(gè)拓?fù)潢P(guān)系的對(duì)比，從而檢查出在布局前后元件值、襯底的類型是否相符，電路連接的方式是否保持一致。 Electrical Rule Check） 、設(shè)計(jì)規(guī)則的驗(yàn)證（ DRC。分析電路主要還包括瞬態(tài)分析、直流分析、交流分析、溫度分析、模擬參數(shù)分析、噪聲分析等。前段設(shè)計(jì)包括設(shè)計(jì)電路、輸入原理圖和仿真電路；后端設(shè)計(jì)（也可以叫物理設(shè)計(jì)）包括版繪制版圖及其驗(yàn)證。 與次相反，今天的運(yùn)放設(shè)計(jì)， 放大器的設(shè)計(jì)從開始 就 認(rèn)識(shí)到妥協(xié)之間的各種參數(shù)，這樣一個(gè)妥協(xié)，最終將需要更多地考慮整體的設(shè)計(jì)，因此，我們 需要知道滿足每個(gè)人從適當(dāng)?shù)闹档膮?shù)。由于運(yùn)放一般用來實(shí)現(xiàn)一個(gè)反饋系統(tǒng)，其開環(huán)增益的大笑根據(jù)閉環(huán)增益電路的精度要求來選取。 不同層次的復(fù)雜的運(yùn)算放大器是用來實(shí)現(xiàn)多種功能 的： 高速放大或過濾的直流偏置。 第 1 章 緒論 課題背景 研究背景 運(yùn) 算放大器（簡(jiǎn)稱運(yùn)放）是具有很高放大倍數(shù)的電路單元。每一代 CMOS 技術(shù) ，由于供應(yīng)減少電壓和晶體管溝道長(zhǎng)度的運(yùn)算放大器的設(shè)計(jì) ， 繼續(xù) 為運(yùn)放的設(shè)計(jì) 提 出 一個(gè)復(fù)雜的問題。對(duì)電路的分析主要包括直流分析、瞬態(tài)分析、交流分析、噪聲分析、模擬參數(shù)分析、溫度分析等。因此，仔細(xì)研究模擬電路的設(shè)計(jì)過程，熟悉那些提高設(shè)計(jì)效率、增加設(shè)計(jì)成功機(jī)會(huì)的原則是非常必要的。集成電路電子電路，但它不同于數(shù)以萬計(jì)的一般意義上的電子電路集成在一個(gè)微型芯片的晶體管，電阻，電容和電 感等電子元件，這是一個(gè)奇妙的設(shè)計(jì)和制造方法，人類社會(huì)的進(jìn)步，創(chuàng)造前所未有的奇跡，現(xiàn)實(shí)是奇跡集成電路版圖設(shè)計(jì)。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 目 錄 前 言 ........................................................................................................................... 5 第 1 章 緒論 ............................................................................................................... 8 課題背景 ...................................................................................................... 8 研究背景 ........................................................................................... 8 研究?jī)?nèi)容 .............................................