【正文】 ........... 34 測量增益與相位裕度 ..................................................................... 36 電源電壓抑制比測試 ..................................................................... 37 運(yùn)放轉(zhuǎn)換速率和建立時(shí)間分析 ..................................................... 39 CMRR 的頻率響應(yīng)測量 ................................................................. 42 第 5 章 算放大器版圖設(shè)計(jì) ..................................................................................... 43 Cadence 使用說明 ...................................................................................... 43 版圖設(shè)計(jì) .................................................................................................... 46 CMOS 運(yùn)放版圖 ......................................................................................... 46 第 6 章 總 結(jié) ........................................................................................................... 48 參考文獻(xiàn) ................................................................................................................... 49 致謝詞 ....................................................................................................................... 50 外文資料原文 ............................................................................. 錯(cuò)誤 !未定義書簽。 外文資料譯文 ............................................................................. 錯(cuò)誤 !未定義書簽。 前 言 集成電路 (Integrated Circuit)是把大量有源和無源器件及它們之間的互連線路集成在一起 ,形成一個(gè)具體的功能模塊。集成電路的出現(xiàn)和迅速發(fā)展，徹底改變了人類文明和人們的日常生活。集成電路電子電路，但它不同于數(shù)以萬計(jì)的一般意義上的電子電路集成在一個(gè)微型芯片的晶體管，電阻，電容和電 感等電子元件，這是一個(gè)奇妙的設(shè)計(jì)和制造方法，人類社會的進(jìn)步，創(chuàng)造前所未有的奇跡，現(xiàn)實(shí)是奇跡集成電路版圖設(shè)計(jì)。 相對于數(shù)字集成電路的規(guī)律性和離散性，計(jì)算機(jī)輔助設(shè)計(jì)方法學(xué)在給定所需功能行為描述的數(shù)字系統(tǒng)設(shè)計(jì)自動化方面已經(jīng)非常成功。但并不適用于模擬電路設(shè)計(jì)。一般來說，模擬電路設(shè)計(jì)仍然需要手工進(jìn)行。因此，仔細(xì)研究模擬電路的設(shè)計(jì)過程，熟悉那些提高設(shè)計(jì)效率、增加設(shè)計(jì)成功機(jī)會的原則是非常必要的。 模擬集成電路的設(shè)計(jì)流程可以分為前段設(shè)計(jì)和后端設(shè)計(jì)兩大部分。前段設(shè)計(jì)包括電路的設(shè)計(jì)、原理圖輸入和電路仿真；后端設(shè)計(jì)（又稱為物理設(shè) 計(jì)）包括版圖的繪制與驗(yàn)證。根據(jù)參數(shù)要求設(shè)計(jì)好電路后，在設(shè)計(jì)環(huán)境中輸入原理圖并對設(shè)計(jì)的電路進(jìn)行仿真，也就是對電路結(jié)構(gòu)、元件尺寸的設(shè)計(jì)、負(fù)載估計(jì)及布局前電路的模擬。對電路的分析主要包括直流分析、瞬態(tài)分析、交流分析、噪聲分析、模擬參數(shù)分析、溫度分析等。后端繪制的版圖后首先要通過版圖驗(yàn)證，版圖驗(yàn)證包括設(shè)計(jì)規(guī)則驗(yàn)證、電氣規(guī)則檢查、版圖與電路原理圖對比驗(yàn)證。 運(yùn)算放大器（簡稱運(yùn)放）是許多混合信號系統(tǒng)和模擬系統(tǒng)中的一個(gè)組成部分。不同層次的復(fù)雜的運(yùn)算放大器是用來實(shí)現(xiàn)多種功能 的： 高速放大或過濾的直流偏置。每一代 CMOS 技術(shù) ，由于供應(yīng)減少電壓和晶體管溝道長度的運(yùn)算放大器的設(shè)計(jì) ， 繼續(xù) 為運(yùn)放的設(shè)計(jì) 提 出 一個(gè)復(fù)雜的問題。 本文依據(jù)基本 CMOS 集成運(yùn)算放大電路的設(shè)計(jì)指標(biāo)及電路特點(diǎn)，繪制基本電路圖，用 Spectre 進(jìn)行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個(gè)參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計(jì)指標(biāo)所的版圖幾何尺寸以及工藝參數(shù)。利用 Spectre 對設(shè)計(jì)初稿加以模擬，然后對不符合設(shè)計(jì)目標(biāo)的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計(jì)方案。最后根據(jù)參數(shù)尺寸等進(jìn)行版圖設(shè)計(jì)以及驗(yàn)證。 第 1 章 緒論 課題背景 研究背景 運(yùn) 算放大器（簡稱運(yùn)放）是具有很高放大倍數(shù)的電路單元。在實(shí)際地電路中，通常結(jié)合反饋網(wǎng)絡(luò)共同組成某種功能模塊。由于早期應(yīng)用于模擬計(jì)算機(jī)中，用以實(shí)現(xiàn)數(shù)字運(yùn)算，故得名“運(yùn)算放大器”。運(yùn)算放大器（簡稱運(yùn)放）是許多混合信號系統(tǒng)和模擬系統(tǒng)中的一個(gè)組成部分。 不同層次的復(fù)雜的運(yùn)算放大器是用來實(shí)現(xiàn)多種功能 的： 高速放大或過濾的直流偏置。每一代 CMOS 技術(shù)，由于供應(yīng)減少電壓和晶體管溝道長度的運(yùn)算放大器的設(shè)計(jì) ， 繼續(xù) 為運(yùn)放的設(shè)計(jì) 提 出 一個(gè)復(fù)雜的問題。 我們粗略地把運(yùn)放定義為“高增益的差動放大器”。所謂“高”，指的是對應(yīng)用，其增益已足夠了 ，通常增益范圍在 10~ 510 。由于運(yùn)放一般用來實(shí)現(xiàn)一個(gè)反饋系統(tǒng)，其開環(huán)增益的大笑根據(jù)閉環(huán)增益電路的精度要求來選取。 20 年前，大多數(shù)的運(yùn)放 是各種應(yīng)用的一個(gè)通用模塊 。 這些努力 試圖 創(chuàng)造一個(gè) “理想 ”的運(yùn)算放大器，例如，高電壓增益，高輸入阻抗和低輸出阻抗。然而， 卻要犧牲 成本費(fèi)用的其他性能如輸出幅度，速度和 功耗。 與次相反，今天的運(yùn)放設(shè)計(jì)， 放大器的設(shè)計(jì)從開始 就 認(rèn)識到妥協(xié)之間的各種參數(shù)，這樣一個(gè)妥協(xié)，最終將需要更多地考慮整體的設(shè)計(jì)，因此，我們 需要知道滿足每個(gè)人從適當(dāng)?shù)闹档膮?shù)。例如，如果高速度的要求，增益誤差要求不高的選擇電路結(jié)構(gòu)應(yīng)有利于前者，后者可以犧牲 。 運(yùn)算放大器的版圖設(shè)計(jì)，是模擬集成電路版圖設(shè)計(jì)的典型，利用 Cadence 對設(shè)計(jì)初稿加以模擬，然后對不符合設(shè)計(jì)目標(biāo)的參數(shù)加以修改并進(jìn)行模擬，重復(fù)這一過程，最終得到優(yōu)化設(shè)計(jì)方案，其關(guān)鍵在于尋找目標(biāo)與決定因素之間的關(guān)系。 模擬集成電路設(shè)計(jì)過程可以分為 倆 大 部分 設(shè)計(jì)的前端和后端 。前段設(shè)計(jì)包括設(shè)計(jì)電路、輸入原理圖和仿真電路；后端設(shè)計(jì)（也可以叫物理設(shè)計(jì)）包括版繪制版圖及其驗(yàn)證。前段設(shè)計(jì) 包括設(shè)計(jì)電路結(jié)構(gòu)和輸入原理圖。根據(jù)要求參數(shù)設(shè)計(jì)所需電路后，把原理圖輸入到設(shè)計(jì)環(huán)境中并對其進(jìn)行電路仿真，也就是對元件尺寸的設(shè)計(jì)、電路的結(jié)構(gòu)、布局前電路及負(fù)載估計(jì)進(jìn)行模擬。在此過程中要求芯片的生產(chǎn)廠家提供出可以模擬庫文件以便用于仿真。分析電路主要還包括瞬態(tài)分析、直流分析、交流分析、溫度分析、模擬參數(shù)分析、噪聲分析等。如果仿真結(jié)果完全符合了設(shè)計(jì)的要求以后就可以將電路提供給后端從而進(jìn)行版圖方面的設(shè)計(jì)。 后端中在繪制完成版圖后最初要通過版圖的一些驗(yàn)證，版圖的驗(yàn)證包括版圖與電路原理圖的對比驗(yàn)證（ LVS。 Layout Versus Schematic）、電氣規(guī)則的檢查（ ERC。 Electrical Rule Check） 、設(shè)計(jì)規(guī)則的驗(yàn)證（ DRC。 Design Rule Check）。 DRC 驗(yàn)證是對電路的一些布局進(jìn)行幾何空間的驗(yàn)證從而保證廠家在工藝技術(shù)方面可以實(shí)現(xiàn)線路的連接； ERC 驗(yàn)證用來檢查電氣連接中的一些錯(cuò)誤，像電源和地是否短路、器件是否懸空等等所制定的一些電特性。在設(shè)計(jì)的規(guī)則檢查中包括了 ERC 檢查的規(guī)則，一般來說只需要 LVS 和后仿真能夠通過， ERC 都不會有問題，所以 ERC 驗(yàn)證不經(jīng)常出現(xiàn)，而廠家也就不會提供出 ERC 的規(guī)則文件。 LVS 驗(yàn)證是把電路圖與版圖作一個(gè)拓?fù)潢P(guān)系的對比，從而檢查出在布局前后元件值、襯底的類型是否相符，電路連接的方式是否保持一致。版圖中的一些寄生元件將對集成電路的某些性能產(chǎn)生嚴(yán)重的影響。因此必須要對從版圖中提取出來的網(wǎng)表（其中包含著寄生元件）進(jìn)行仿真，此過程稱為后仿真。最后的模擬驗(yàn)證是將包含有寄生效應(yīng)的整個(gè)電路加進(jìn)輸入信號。 通過了電氣規(guī)則的檢查，設(shè)計(jì)規(guī)則的檢查，電路抽取的驗(yàn)證和后仿真，就可以提交各芯片廠家試流片了。在嚴(yán)格按照設(shè)計(jì)程序進(jìn)行電路仿真并通過版圖驗(yàn)證和后仿真之后，投片是否成功，關(guān)鍵是看芯片 制造廠了。 本論文主要分析 CMOS 集成運(yùn)算放大各個(gè)部分的主要原理；完成對 CMOS 運(yùn) 放的設(shè)計(jì)，用 Spectre 進(jìn)行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個(gè)參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計(jì)指標(biāo)所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標(biāo)到版圖設(shè)計(jì)的優(yōu)化路徑。運(yùn)算放大器的版圖設(shè)計(jì)，是模擬集成電路版圖設(shè)計(jì)的典型，利用 Spectre 對設(shè)計(jì)初稿加以模擬，然后對不符合設(shè)計(jì)目標(biāo)的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計(jì)方案。最后根據(jù)參數(shù)尺寸等進(jìn)行版圖設(shè)計(jì)以及驗(yàn)證。 本設(shè)計(jì)采用全制定模擬集成電路設(shè)計(jì)方法，嚴(yán)格根 據(jù)模擬集成電路的正向設(shè)計(jì)流程，采用上華 雙多晶雙鋁 CMOS 混合工藝設(shè)計(jì)規(guī)則，全部設(shè)計(jì)過程在 Cadence 的設(shè)計(jì)平臺上完成。 電路設(shè)計(jì)流程 一般完整的 CMOS 電路設(shè)計(jì)包括多個(gè)步驟，將它簡要分為 4 步，如圖 所示。下面對每一步的工作進(jìn)行簡單的說明。 首先是確定設(shè)計(jì)目標(biāo)。根據(jù)目標(biāo)的需求，以及需要使用的電路工藝，決定具體的電路要求。這些要求包括：增益、電源電壓、功耗、帶寬、電路面積、噪聲、失真、輸入輸出動態(tài)范圍等。在這里設(shè)計(jì)者要對目標(biāo)有清晰透徹的理解，并可通過一些方法如建模等對目標(biāo)的可實(shí) 現(xiàn)性進(jìn)行驗(yàn)證，從而使后續(xù)工作能夠順利的進(jìn)行。 其次是構(gòu)造電路并進(jìn)行仿真。通常也可以稱此階段為電路設(shè)計(jì)。但是，這里的“設(shè)計(jì)”只是整個(gè)電路設(shè)計(jì)流程中的一步。這里要對電路的各個(gè)主要性能進(jìn)行仿真，對不符合要求的參數(shù)進(jìn)行修改，并重新仿真。重復(fù)這一過程。使其最終能達(dá)到所需要的性能指標(biāo)。 再次是版圖的繪制。所謂電路原理圖是指器件符號與連線的抽象關(guān)系的表示，并不是實(shí)際中的電路連接，因此我們必須將電路原理圖轉(zhuǎn)化為具有實(shí)際物理意義的版圖，從而確定出電路各器件以及連線的真實(shí)形狀。電路原理圖中的器件符號被版圖中的器件所代替，而原理 圖中的連線也用版圖中的導(dǎo)線來表示，最終電路的形狀就被版圖的形狀所代替了。因此也可以這么說，所見的版圖就是需要的電路，最終 將版圖提交給生產(chǎn)廠家。 版圖完成之后，把數(shù)據(jù)交給晶片制造廠進(jìn)行生產(chǎn)，一般需要經(jīng)過 6 至 8 周的時(shí)間，廠家會制造好電路，將芯片返回給設(shè)計(jì)者。 最后是對完成的芯片進(jìn)行一些測試。在管殼或測試 PCB 板上封裝上芯片，使用測試儀器，通過設(shè)計(jì)外圍電路進(jìn)行測試，得到所設(shè)計(jì)電路的測試結(jié)果進(jìn)行對比。 圖 模擬集成電路設(shè)計(jì)流程 在經(jīng)過“確定目標(biāo) —— 電路仿真 —— 版圖制作 —— 流片測試”這 4 個(gè)步驟后，才能算完成 了全部的電路設(shè)計(jì)流程。將最后的測試結(jié)果和最初的電路指標(biāo)進(jìn)行比較，總結(jié)電路設(shè)計(jì)的結(jié)果。從而為下一次的電路設(shè)計(jì)做準(zhǔn)備。 主要工作以及任務(wù)分配 （ 1）收集 CMOS 運(yùn)算放大器和模擬集成電路版圖設(shè)計(jì)的相關(guān)資料。 （ 2）分析 CMOS 運(yùn)算放大器電路的構(gòu)成和基本原理并對其相關(guān)電路進(jìn)行篩選。 （ 3）學(xué)習(xí)有關(guān)參考書籍，掌握有關(guān)設(shè)計(jì)、計(jì)算方法。 （ 4）方案論證與比較。 （ 5）電路的單元設(shè)計(jì) （ 6）對電路進(jìn)行仿真和參數(shù)分析 （ 7）版圖設(shè)計(jì)與優(yōu)化。 （ 8） DRC 驗(yàn)證及修改仿真。 （ 9）設(shè)計(jì)總結(jié)。 任務(wù)分配 （ 1）第 3 周：資料收集及整理。 （ 2）第 4 周：設(shè)計(jì)基本原理圖，并提交畢業(yè)設(shè)計(jì)開題報(bào)告。 （ 3）第 5 周 ~第 8 周：對設(shè)計(jì)的電路進(jìn)行版圖設(shè)計(jì)。 （ 4）第 9 周 ~第 14 周：根據(jù)從版圖中提取的參數(shù)，進(jìn)行軟件仿真。將仿真結(jié)果與設(shè)計(jì)參數(shù)進(jìn)行比較，如不滿足設(shè)計(jì)指標(biāo)要求，則修改版圖，再提取參數(shù)、仿真對比，知道滿足需要為止。 （ 5）第 15 周 ~第 16 周：撰寫設(shè)計(jì)報(bào)告，提交符合規(guī)范的設(shè)計(jì)報(bào)告。 （ 6）第 17 周：答辯。 小結(jié) 本小節(jié)主要介紹了 CMOS 運(yùn)放的研究背景以及研究內(nèi)容，還介紹了模擬