【正文】 USE 。DB+DDB。 TEMPA: =DDA39。 END IF。 TEMPB: =DDBDB。 ELSE TEMPC: =1010DDC+DC。 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 24 頁 共 38 頁 ELSE TEMPC: =1010DDC+DC。 TEMPB: =1010DDB39。 TEMPB: =DBDDB。 END IF。 DA IS THE HIGHEST BIT， DC THE LAST ONE SIGNAL DDA， DDB， DDC: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。 END IF。 WHEN OTHERS =LB=000000000000。 END CASE。 將 A/D 轉(zhuǎn)換后數(shù)據(jù)的高 4 位通過查表的方式用 12 位 BCD碼表示 CASE V(7 DOWNTO 4) IS FOR A/D CONVERSION DATA HIGHT BYTE WHEN 1111 =HB=010010000000。 END PROCESS。039。039。 LOCK0=39。039。 WHEN ST2=ALE0=39。 LOCK0=39。 SIGNAL CURRENT_STATE， NEXT_STATE: STATES。從圖中可以看出，二進制BCD 碼相加時，由最低位 4位加起，且每 4位相加的結(jié)果超過 10 時需作進位操作。直到 A／ D 轉(zhuǎn)換完成， EOC 變?yōu)楦唠娖?，指?A／ D轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個信號可用作中斷申請。 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 11 頁 共 38 頁 圖 系統(tǒng)組成框圖 編譯和仿真時 要選擇合適的芯片，不同的芯片其速度等級是不一樣的。 隨著復(fù)雜可編程 邏輯器件的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運用 VHDL 語言來設(shè)計 將使整個系統(tǒng)大大簡化 ，從而 提高整體的性能和可靠性。在 PLD 設(shè)計中， 35 步可以用 PLD 廠家提供的開發(fā)軟件（如 Maxplus2）自動一次完成。其設(shè)計速度非常快。在信息技術(shù)高速發(fā)展的今天，對集成電路提出了高集成度、系統(tǒng)化、微尺寸、微功耗的要求，因此，高密度可編程邏輯器件和 VHDL 便應(yīng)運而生 [2]。 （ 2）庫的引入。復(fù)雜課編程邏輯器件已進入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計軟件也已投入使用。但是這 些控制方法的功能修改及調(diào)試都需要硬件電路的支持，在一定程度上增加了功能修改及系統(tǒng)調(diào)試的困難。 實現(xiàn) 數(shù)據(jù)采集的 方法有很多，如單片機、 CPLD、 C語言 等，但相比各種方法，運用 VHDL 硬件描述語言開發(fā)的數(shù)據(jù)采集系統(tǒng)具有 具有 設(shè)計方便高效、 體積小、功耗低、可靠性高、易于修改、設(shè)計周 期短等特點 。 本次設(shè)計系統(tǒng)以 一 路數(shù)據(jù)的采集及監(jiān)測為例 ,介紹了可編程邏輯器件在模數(shù)轉(zhuǎn)換 ,數(shù)模轉(zhuǎn)換 ,數(shù)據(jù)監(jiān)控與處理的設(shè)計方法。 EDA 技術(shù) 將計算機軟件、硬件、微電子技術(shù)交叉運用的現(xiàn)代化電子學(xué)科， 它將 CAD（計算機輔助設(shè)計）、 CAM（計算機輔助制造）、 CAT（計算機輔助測試）和 CAE（計算機輔助工程） 集于一體并深入 發(fā)展。 EDA 軟件平臺支持任何標(biāo)準(zhǔn)化的設(shè)計語言，它的設(shè)計成果是通用性的， IP 核具有規(guī)范的接口協(xié)議。 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 8 頁 共 38 頁 （ 2） VHDL 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，因此 VHDL 既是一種硬件電路描述和設(shè)計語言，也是一種標(biāo)準(zhǔn)的網(wǎng)表格式，還是一種仿真語言。 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 9 頁 共 38 頁 首先 我們可以先看一看用 FPGA／ CPLD 開發(fā)工具進行電路設(shè)計的一般流程 ： 。 同樣，使用 Maxplus2 基本上也是有以上幾個步驟，但可簡化為： （ 1） 設(shè)計輸入 （ 2） 設(shè)計編譯 （ 3） 設(shè)計仿真 （ 4） 下載 系統(tǒng)的研究分析及設(shè)計思路 系統(tǒng)的研究與分析 數(shù)據(jù)采集技術(shù) (Data Acquisition)是信息科學(xué)的一個重要分支 ,它研究信息數(shù)據(jù)的采集、存貯、處理以及控制等作業(yè)。數(shù)字技術(shù)及計算機技術(shù)的發(fā)展使得系統(tǒng)的設(shè)計更理想化，以實現(xiàn)更多的功能。 然后 對各程序進行修改、編譯、仿真，并對出現(xiàn)問題的程序進行程序修改和調(diào)試。主要包括分頻模塊和 ADC 控制模塊。 0809 的 8 位轉(zhuǎn)換數(shù)據(jù)輸出 RST: IN STD_LOGIC。 SIGNAL ALE0: STD_LOGIC。 WHEN ST1=ALE0=39。039。 IF EOC=39。039。039。 LOCK0=39。 END IF。 WHEN 1010 =HB=001100100000。 WHEN 1011 =LB=000000100010。 IF TEMP11001 THEN TEMP1: =TEMP1+0110。 IF TEMP31001 THEN TEMP3: =TEMP3+0110。數(shù)據(jù)運算與處理模塊 SJYSCL 的VHDL 源程序 : 圖 數(shù)據(jù)運算與處理模塊 符號編輯文件 LIBRARY IEEE。 DDB=DTB(3 DOWNTO 0)。 END IF。 TEMPB: =DB39。 TEMPA: =DA39。DDB+DB。DDB。 TEMPB: =DDB39。 END IF。 TEMPB: =1010DC+DDC。DA。 KK: IN STD_LOGIC。 QABC(3 DOWNTO 0)=TEMPC。 ELSE TEMPC: =1010DC+DDC。 END IF。 ELSE IF DDBDB THEN IF DDC=DC THEN TEMPC: =DDCDC。 ELSE TEMPC: =DDCDC。 END IF。 IF TEMPB1001 THEN TEMPB: =TEMPB+0110。 TEMPB: =DBDDB。 END IF。 IF DADDA THEN IF DBDDB THEN IF DC=DDC THEN TEMPC: =DCDDC。 DTB: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 IF TEMP31001 THEN TEMP3: =TEMP3+0110。 WHEN 0101 =LB=000000010000。 WHEN 0100 =HB=000100101000。 A/D 轉(zhuǎn)換數(shù)據(jù)的 BCD 碼轉(zhuǎn)換模塊 CONVERSION: BLOCK IS SIGNAL V: STD_LOGIC_VECTOR(7 DOWNTO 0)。 END PROCESS。139。 START0=39。039。 WHEN ST3=ALE0=39。 LOCK0=39。039。 0809 的輸出使能控制信號 ADDA: OUT STD_LOGIC。 圖 ADC0809 工作時的狀態(tài)轉(zhuǎn)換圖 轉(zhuǎn)換后數(shù)據(jù)的 BCD 碼轉(zhuǎn)換處理 : 表 是在 ADC0809 的基準(zhǔn)電壓 (Vref)為 V 時，模擬輸入電壓與輸出電壓的對應(yīng)關(guān)系其中最小電壓準(zhǔn)位是 5/28=5/256= V。 ADC0809 是一種比較典型的 8位 8通道逐次逼近式 A/D 轉(zhuǎn)換器 CMOS 工藝，可實現(xiàn) 8路模擬信號的分時采集，片內(nèi)有 8路模擬選通開關(guān)， 以及相應(yīng)的通道地址鎖存用譯碼電 CPLD/FPGA數(shù)據(jù)采集控制器 DAC0832 ADC0809 U1 DOUT U 開關(guān)和控制鍵 F 8. 8 8 CLK ADDA ALE CE START EOC DATA 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 12 頁 共 38 頁 路，其轉(zhuǎn)換時間為 100μs 左右，采用雙排 28 引腳封裝 。 (2)、輸入數(shù)據(jù)與通過預(yù)置按鍵輸入數(shù)據(jù)采集控制器內(nèi)的標(biāo)準(zhǔn)數(shù)據(jù)相減，求得帶極性位的差值177。 數(shù)據(jù)采集技術(shù)是信息科學(xué)的重要組成部分，已廣泛應(yīng)用于國民經(jīng)濟和國防 建設(shè)的各個領(lǐng)域，并且隨著科學(xué)技術(shù)的發(fā)展，尤其是計算機技術(shù)的發(fā)展與普及，數(shù)據(jù)采集技術(shù)將有廣闊的發(fā)展前景 [4]。 。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。 EDA 技術(shù)的標(biāo)準(zhǔn)化 HDL 設(shè)計語言與設(shè)計平臺對具體硬件的無關(guān)性，使設(shè)計者能更大程度地將自己的才智和創(chuàng)造力集中在設(shè)計項目性能的提高和成本的降低上，而將更具體的硬件實現(xiàn)工作讓專門部門來完成。 隨著電子技術(shù)的發(fā)展，應(yīng)用系統(tǒng)向小型化，快速化，大容量，重量輕的方向發(fā)展。 EDA 技術(shù)就是以計算機為工具，設(shè)計者在EDA 軟件平臺上，用硬件描述語言 HDL 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作 [1]。要將這些信息送入計算機 進行處理，就必須先將這些連續(xù)的物理量離散化，并進行量化編碼，從而變成數(shù)字量，這個過程就是數(shù)據(jù)采集。然而，外部世界的大部分信息是以連續(xù)變化的物理量形式出現(xiàn)的，例如溫度、壓力、位移、速度等。 1. EDA 技術(shù)及開發(fā)環(huán)境 EDA 技術(shù) 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 6 頁 共 38 頁 EDA 是電子設(shè)計自動化（ Electronic Design Automation）的縮寫，在 20 世紀(jì) 90年代初從計算機輔助設(shè)計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算機輔助工程（ CAE）的概念發(fā)展而來的。此外，從應(yīng)用的廣度和深度來說，由于電子信息領(lǐng)域的全面數(shù)字化，基于 EDA 的數(shù)字系統(tǒng)的設(shè)計技術(shù)具有更大的應(yīng)用市場和更緊迫的需求性。 （ 8）對設(shè)計者的硬件知識和硬件經(jīng)驗要求低。這種方式突破了門級設(shè)計的瓶頸，極大地減少了電路設(shè)計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。（ ASCI設(shè)計中，這一步驟稱為第一次 Signoff） PLD 設(shè)計中，有時跳過這一步。 數(shù)據(jù)采集系統(tǒng)是計算機智能用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 10 頁 共 38 頁 儀器與外界物理世界聯(lián)系的橋梁，是獲取信息的重要途徑。系統(tǒng)的組成框圖如圖 ，其功能如下： （ 1）、系統(tǒng)按一定速率采集輸入電壓 U1，經(jīng) ADC0809 轉(zhuǎn)換為 8 位數(shù)字量 DATA。將 ADC0809 的輸出作為 FPGA的輸入。 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 14 頁 共 38 頁 圖 ADC0809 的管腳及主要控制信號的時序圖 對于 ADC0809 模數(shù) 轉(zhuǎn)換的控制程序段的 VHDL 設(shè)計，根據(jù) ADC0809 的 A/D 轉(zhuǎn)換控制要求，我們可用一個狀態(tài)機來實現(xiàn)，其狀態(tài)轉(zhuǎn)換如圖 所示。 0809 的轉(zhuǎn)換啟動控制信號 OE: OUT STD_LOGIC。 狀態(tài)轉(zhuǎn)換控制 PRO: PROCESS(CURRENT_STATE， EOC) IS 用 VHDL 語言設(shè)計數(shù)據(jù)采集系統(tǒng) 第 17 頁 共 38 頁 BEGIN CASE CURRENT_STATE IS WHEN ST0=ALE0=39。039。039。 WHEN ST4=ALE0=39。039。 LOCK0=39。 END CASE。