【正文】 then m=m+1；計(jì) xx 信號(hào)的脈沖個(gè)數(shù) end if。039。 2ASK 解調(diào)電路如圖 44 所示 圖 44(a) 2ASK 解調(diào)電路 的 VHDL 建模電路 寄存器 XX clk 分頻器 q start ASK 信號(hào) 判決 基帶信號(hào) 計(jì)數(shù)器m 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 28 頁(yè)，共 54 頁(yè) 圖 44（ b） 2ASK 解調(diào)邏輯電路圖 2. 2ASK 解調(diào)的程序 library ieee。039。 use 。庫(kù)和程序包就是使設(shè)計(jì)者共享已經(jīng)編譯過(guò)的設(shè)計(jì)成果。 （ 2） 結(jié)構(gòu)體 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 22 頁(yè)，共 54 頁(yè) 結(jié)構(gòu)體（ Architecture） 用于描述實(shí)體所代表的系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和 傳輸延時(shí) 這樣可以準(zhǔn)確地建立硬件電路的模型。 MAX3000A 和 MAX7000 設(shè)計(jì)者現(xiàn)在可以使用 Quartus II 設(shè)計(jì)軟件中才有的所有強(qiáng)大的功能。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估 Hard Copy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 ⑦ 熱插拔和上電順序。 Cyclone 系列 FPGA 綜合考慮了邏輯器、存儲(chǔ)器、鎖相環(huán)（ PLL）和高級(jí) I/O 接口。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。在解調(diào)的過(guò)程中，由于載波的相位模糊性的影響，使得解調(diào)出的相對(duì)碼也可能是“ 1” 和“ 0”的倒置，但經(jīng)差分譯 碼（碼反變換）得到的絕對(duì)碼不會(huì)發(fā)生任何倒置的現(xiàn)象，從而解決了相位模糊問(wèn)題。相干解調(diào)和非相干解調(diào)法的原理圖分別如圖 36 和 37 所示 輸入 定時(shí)脈沖 輸出 圖 36 用相干解調(diào)法實(shí)現(xiàn) 2FSK 的解調(diào)原理框圖 低通濾波器 相乘器 低通濾波器 相乘器 BPF BPF 抽樣判決器 振蕩器 選通開(kāi)關(guān) 反相器 選通開(kāi)關(guān) 振蕩器 相加器 第 9 頁(yè)，共 54 頁(yè) 輸入 定時(shí)脈沖 輸出 圖 37 用非相干解調(diào)法實(shí)現(xiàn) 2FSK 的解調(diào)原理框圖 2CPSK的調(diào)制與解調(diào) 1. CPSK 調(diào)制的原理 相移鍵控是利用載波的相位變化來(lái)傳輸數(shù)字信息的，而振幅和頻率保持不變。 非相干解調(diào)是解調(diào)方法的一種，是相對(duì)相干解調(diào)而言的，非相干解 調(diào)是通信原理中的一種重要的解調(diào)方法，無(wú)論在模擬系統(tǒng)和數(shù)字系統(tǒng)中都非常重要。該信 號(hào)稱為已調(diào)信號(hào)，而基帶信號(hào)稱為調(diào)制信號(hào)。 VHDL language 第 1 頁(yè)，共 54 頁(yè) 1 緒論 設(shè)計(jì)的意義與背景 隨著當(dāng)今電子信息技術(shù)的快速發(fā)展，現(xiàn)代計(jì)算機(jī)技術(shù)與微電子技術(shù)的結(jié)合越來(lái)越緊密，而利用高層次的 VHDL/Verilog 語(yǔ)言等硬件描述語(yǔ)言對(duì)于現(xiàn)場(chǎng)課編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）進(jìn)行設(shè)計(jì)，使之成為集成電路（ ASIC），這很大程度上縮短了設(shè)計(jì)的開(kāi)發(fā)周期和開(kāi)發(fā)的成本。解調(diào)是接收端將在已調(diào)信號(hào)從高頻載波上搬移下來(lái)，還原成為基帶信號(hào)。可以進(jìn)行時(shí)序仿真，在 Quartus Ⅱ 中可以清楚的分析仿真的波形，根具 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)的原理，分析波 形的正確性。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。于是，當(dāng)兩臺(tái)計(jì)算機(jī)要通過(guò)電話線進(jìn)行數(shù)據(jù)傳輸時(shí)，就需要一個(gè)設(shè)備負(fù)責(zé)數(shù)模的轉(zhuǎn)換。 輸出 抽樣 判決 圖 33 用非相干解調(diào)實(shí)現(xiàn) 2ASK 解調(diào) 原理框圖 抽樣 cos t 判決 圖 34 用相干解調(diào)法實(shí)現(xiàn) 2ASK 解調(diào) 原理框圖 2FSK 的調(diào)制與解調(diào) cos 抽樣 判決器 低通 濾波器 相乘器 帶通 濾波器 抽樣 判決器 低通 濾波器 全波 濾波器 帶通 濾波器 第 7 頁(yè)，共 54 頁(yè) 1. FSK 的調(diào)制的原理 頻移鍵控就是利用載波的頻率變化來(lái)傳遞數(shù)字信息。對(duì)于 2CPSK 的調(diào)制的實(shí)現(xiàn)也有兩種方法；模擬調(diào)制法和鍵控法，其原理圖分別如圖 38 和 39 所示 s(t) 雙極性 ( t ) 不歸零 cos t 圖 38 用相乘器實(shí)現(xiàn) 2CPSK 調(diào)制原理框圖 開(kāi)關(guān)電路 0 ( t ) s(t) 圖 39 用鍵控法實(shí)現(xiàn) 2CPSK 調(diào)制原理框圖 2. 2CPSK 解調(diào)的原理 2CPSK信號(hào)的解調(diào)通常使用相干解調(diào)法，在相干解調(diào)中要注意相干載波必須與 2CPSK信號(hào)是同頻同相的，其相干解調(diào)的原理圖如圖 310 所示 碼型變換 乘法器 移向 cos t 第 11 頁(yè)，共 54 頁(yè) ( t ) 定時(shí) cos t 脈沖 圖 310 用相干解調(diào)法實(shí)現(xiàn) 2CPSK 解調(diào)原理框圖 2DPSK的調(diào)制 與解調(diào) 1. DPSK 調(diào)制的原理 在 2CPSK 中，相位變化是以未調(diào)載波的相位作為參考基準(zhǔn)的。這些可編輯元 件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路（ 比如 AND、 OR、 XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 3 FPGA 的應(yīng)用： （ 1） 產(chǎn)品設(shè)計(jì) 把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開(kāi)發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA 技術(shù)和專業(yè)技術(shù)的結(jié)合問(wèn)題，另外還有就是與專業(yè)客戶的界面問(wèn)題產(chǎn)品設(shè)計(jì)還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的， FPGA 技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域， FPGA 因?yàn)榫邆浣涌?，控制，功?IP，內(nèi)嵌 CPU 等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡(jiǎn)單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì) 。 Cyclone 器件具有高級(jí)外部存儲(chǔ)器接口，允許設(shè)計(jì)者將外部單數(shù)據(jù)率（ SDR），雙數(shù)據(jù)率（ DDR）、 SDRAM 和 DDRRAM 器件集成到復(fù)雜系統(tǒng)設(shè)計(jì)中，而不會(huì)降低數(shù)據(jù)訪問(wèn)的性能。 Cyclone 器件自動(dòng)進(jìn)行 32位 CRC 冗余校驗(yàn)。 在 Quartus Ⅱ 中設(shè)計(jì)者可以根據(jù)個(gè)人的習(xí)慣和喜好，自定義開(kāi)發(fā)環(huán)境的布局、菜單、命令、和圖表等。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題 。一般通過(guò)一組串行的 VHDL 進(jìn)程來(lái)反映設(shè)計(jì)的功能和算法。用戶可以打開(kāi)編譯系統(tǒng)安裝目錄下的庫(kù)文件夾內(nèi)的各個(gè)程序包文件，查看各個(gè)程序包的內(nèi)容。調(diào)制信號(hào) 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 26 頁(yè)，共 54 頁(yè) end askt。 end if。系統(tǒng)時(shí)鐘 start :in std_logic。 end if。 2. 2ASK 解調(diào)的波形 仿真與分析 2ASK 解調(diào)的波形仿真圖 如圖 46所示 第 31 頁(yè)，共 54 頁(yè) 圖 46（ a） 2ASK 解調(diào)仿真圖 圖 46（ b） 2ASK 解調(diào)仿真局部放大圖 分析： 由圖 46（ a） 可以看出 CLK 時(shí)鐘信號(hào)仍然是 輸入， START 信號(hào)為開(kāi)關(guān)信號(hào)，當(dāng)START 為低電平時(shí)即使有時(shí)鐘信號(hào)和基帶信號(hào)也不會(huì)發(fā)生解調(diào)，只有當(dāng) START 信號(hào)為高電平電路才可以實(shí)現(xiàn) 2ASK 的解調(diào)， X 為高頻信號(hào)， Y 輸出為基帶信號(hào)，當(dāng) X 輸入為高電平的時(shí)候， Y 的輸出才有信號(hào)，否則為 0 可以看出當(dāng) X輸入高電平對(duì)應(yīng)著 Y 輸出基帶信號(hào)的 1011001。139。寄存 x 信號(hào) signal m:integer range 0 to 5。得到數(shù)字載波的一種方法是：從 2ASK 信號(hào)中應(yīng)用模擬濾波或者模擬鎖相環(huán)提取模擬載波。 then q=0。 基于 VHDL 語(yǔ)言實(shí)現(xiàn) 2ASK 的調(diào)制與解 2ASK 調(diào)制的實(shí)現(xiàn) 1. 2ASK 調(diào)制建模方思想： （ 1） 采用數(shù)字載波信號(hào) 數(shù)字載波信號(hào)產(chǎn)生的方法可以外部輸入 ，也可以通過(guò)高頻時(shí)鐘信號(hào)分頻得到。 ③ 結(jié)構(gòu)描述方式 結(jié)構(gòu)（ Structure）描述多用于多層次的設(shè)計(jì)中，通過(guò)調(diào)用庫(kù)中的元件或者已經(jīng)設(shè)計(jì)好的模塊，進(jìn)行組合，完成實(shí)體功能的描述。 3. VHDL 語(yǔ)言的基本程序結(jié)構(gòu) 從程序機(jī)構(gòu)上來(lái)看， VHDL 語(yǔ)言具有很清晰的結(jié)構(gòu)組成，從開(kāi)始到結(jié)束，各部分獨(dú)有特定的功能和語(yǔ)法結(jié)構(gòu)。 2. VHDL 語(yǔ)言的特點(diǎn) （ 1） VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。 （ 2） Logic Lock 設(shè)計(jì)流程把性能提升 15% 設(shè)計(jì)軟件通過(guò)增強(qiáng)層次 Logic Lock 模塊級(jí)設(shè)計(jì)方式，將性能平均改善 15%。 Quartus II design 提供完善的 timing closure 和 Logic Lock 基于塊的設(shè)計(jì)流程。 Cyclone 器件具有兩個(gè)可編程鎖相環(huán)（ PLL）和 8 個(gè)全局時(shí)鐘線，提供健全的時(shí)鐘管理和頻率合成功能，實(shí)現(xiàn)最大的系統(tǒng)性能。采用 Cyclone 系列 FPGA，大批量應(yīng)用現(xiàn)在可以采用價(jià)格相當(dāng)?shù)目删幊探鉀Q方案。廠商也可能會(huì)提供便宜的但是編輯能力差的 FPGA。當(dāng)前碼元與前一碼元的載波相位差用 來(lái)表示，定義 0 表示數(shù)字信息“ 0” （ 218） 表示數(shù)字信息“ 1” 例如一組數(shù)字信息與其對(duì)應(yīng)的 2DPSK 信號(hào)的載波相位關(guān)系 二進(jìn)制數(shù)字信息： 1 0 1 1 0 1 1 0 2DPSK 信號(hào)相位：（ 0） 0 0 或 （ ） 0 0 0 0 0 0 由此可知，對(duì)于相同的基帶數(shù)字信息序列，由于初始碼元的參考相位不同， 2DPSK信號(hào)的參考相位可以不同。例外一種是可以采用鍵控法來(lái)實(shí)現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過(guò)開(kāi)關(guān)電路對(duì)兩個(gè)不同獨(dú)立頻率進(jìn)行選通，使其在一個(gè)碼元 期間輸出 和 兩個(gè)載波之一，其原理圖如圖 35所示： 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 8 頁(yè)，共 54 頁(yè) 輸入 輸出 圖 35 用鍵控法實(shí)現(xiàn) 2FSK 的調(diào)制原理框圖 用這兩種方法產(chǎn)生的 2FSK 信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的 2FSK 信號(hào)在相鄰碼元之間的相位是連續(xù)變化的。 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 4 頁(yè)，共 54 頁(yè) （ 2） 利用數(shù)字信號(hào)離散值的特點(diǎn)通過(guò)開(kāi)關(guān)鍵控載波，從而實(shí)現(xiàn)數(shù)字調(diào)制這種方法通常稱為鍵控法，比如對(duì)載波的振幅、頻率和相位進(jìn)行鍵控，便可獲得振幅鍵控（ ASK）、頻移鍵控（ FSK）、相移鍵控（ CPSK）和差分相移鍵控（ DPSK）等基本的數(shù)字調(diào)制方式。 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 2 頁(yè)，共 54 頁(yè) 課題研究的主要內(nèi)容 課題主要研究了數(shù)字頻帶系統(tǒng) VHDL 的建模與設(shè)計(jì)，主要 包括了： 能夠認(rèn)識(shí) VHDL，理解 VHDL 的語(yǔ)法和編程結(jié)構(gòu)， 熟悉 VHDL 中的各種函數(shù)及邏輯關(guān)系； 學(xué)習(xí)并能夠熟練的使用 VHDL 對(duì)數(shù)字系統(tǒng)進(jìn)行建模與設(shè)計(jì)，用 VHDL 實(shí)現(xiàn)二進(jìn)制振幅鍵控（ 2ASK）、二進(jìn)制頻移鍵控（ 2FSK）、二進(jìn)制相移鍵控（ 2PSK）、差分相移鍵控（ 2DPSK）的調(diào)制與解調(diào)；通過(guò)對(duì)數(shù)字頻帶系統(tǒng)基于 VHDL 的建模與設(shè)計(jì)，解決在程序中出現(xiàn)的錯(cuò)誤和問(wèn)題，提升對(duì)于 VHDL 的運(yùn)用能力； 并對(duì)應(yīng)的 VHDL 程序設(shè)計(jì)關(guān)于 2ASK、 2FSK、 2PSK、 2DPSK 調(diào)制解調(diào)模型的邏輯電路；完全掌握 2ASK、 2FSK、 2PSK、 2DPSK 調(diào)制解調(diào)的基本原理，并在QuartusⅡ軟件中實(shí)現(xiàn) 2ASK、 2FSK、 2PSK、 2DPSK 調(diào)制解調(diào)的仿真，分析其波形，能夠運(yùn)用調(diào)制解調(diào)的原理解釋所仿真的波形 。2FSK。 基于 VHDL 語(yǔ)言的數(shù)字頻帶系統(tǒng)